DDRPCB设计指南V1.0.0

1、DDR PCB设计指南设计指南保密信息 . 22022-6-25培训目的培训目的 提高客户提高客户PCB layout质量质量 减少减少DDR 部分的部分的PCB layout 风险风险保密信息 . 32022-6-258层层HDI板板叠层指导叠层指导TOP：Component（RF）L2：SignalL3：GNDL4： Signal（重要信号）（重要信号）L5：GNDL6： SignalL7： SignalBottom：LCM，KEYPCB保密信息 . 42022-6-256层（层（HDI）板）板叠层指导叠层指导TOP：Component（RF）L2：SignalL3：GNDL4：Signa

2、l（重要信号）（重要信号）L5：SignalBottom：LCM，KEYPCB保密信息 . 52022-6-25PCB叠层的选择叠层的选择1：单面器件，另一面只有电池或：单面器件，另一面只有电池或LCM等器件的要可以做等器件的要可以做6层板。层板。2：半截板，：半截板，L型板，型板，U型板，镂空板等板型怪异，两面有器件对着的板子一定要做型板，镂空板等板型怪异，两面有器件对着的板子一定要做8层板。层板。PCB保密信息 . 62022-6-25BaseBand和和MCP布局布局如图如图,BaseBand和和MCP的的P1脚采用脚采用如下的相对位置放置，两者之间留如下的相对位置放置，两者之间留些位置

3、方便走线，最好能有些位置方便走线，最好能有3mm以以上。电容的位置要一组组分散在电上。电容的位置要一组组分散在电源源pin附近。附近。在在Layout的时候要优先做好电源层的时候要优先做好电源层和地。保证电源和地的完整。和地。保证电源和地的完整。保密信息 . 72022-6-25DDR布线次序布线次序在在DDR部分走线的时候，建议按以下的顺序来布线：部分走线的时候，建议按以下的顺序来布线：首先确定首先确定VDDMEM的电源平面和相邻层的地。电源平面先画好（的电源平面和相邻层的地。电源平面先画好（6层板建议在层板建议在L5层，层，8层板建议在层板建议在L7层，层，TOP层是器件层）。层是器件层）

4、。数据线数据线CLKDP，DM走线。走线。地址线和控制线地址线和控制线1.对于对于DDR的部分，一般数据线走在的部分，一般数据线走在L1，L2层（表层的信号线尽量的短）。地址层（表层的信号线尽量的短）。地址线，控制线走在线，控制线走在L4层。层。保密信息 . 82022-6-25DDR 电源平面电源平面VDDMEM 一定一定要做电源平面（在要做电源平面（在BB的的MCP区域和区域和DDR区域，简单的说就是区域，简单的说就是DDR的信号线到的的信号线到的地方都需要）地方都需要） , 相邻层要是地相邻层要是地.电源和地层的间距不大于电源和地层的间距不大于0.1mm， 对对 8 层板层板 （器件在（

5、器件在 top层层), 最最好在好在L7层（相邻的层（相邻的L8层是地）层是地）.对对 6 层板层板 （器件在（器件在 top层层), 最好在最好在L5层（相邻的层（相邻的L6层最好是地）层最好是地）.VDDMEM 如果在电源平面外的线宽至少如果在电源平面外的线宽至少 0.5mm每个电源管脚都要有过孔到电源平面每个电源管脚都要有过孔到电源平面.VDDMEM 的电容要靠近电源管脚摆放，的电容要靠近电源管脚摆放，0.1和和0.01UF的电容要搭配在一起，分散在的电容要搭配在一起，分散在DDR的周围的周围,电容的地管脚要有地空到主地层。电容的地管脚要有地空到主地层。保密信息 . 92022-6-25

6、DDR CLKDDR的的CLKDP，DM要差分走线，并完全保护好。要差分走线，并完全保护好。DDR的的CLK走线不能在表层走长线，要走到内层。走线不能在表层走长线，要走到内层。保密信息 . 102022-6-25DDR数据线数据线DDR的数据线总共有的数据线总共有4组，组，BYTE0：DQ07，DQS0，DQM0； BYTE1：DQ815，DQS1，DQM1； BYTE2：DQ1623，DQS2，DQM2； BYTE3：DQ2431，DQS3，DQM3；走线要组内一起走，并满足等长要求。走线要组内一起走，并满足等长要求。走线尽量在走线尽量在L1，L2层完全走完。层完全走完。保密信息 . 112

7、022-6-25DDR 数据线数据线为方便走线，为方便走线，DDR数据线支持组内的交换数据线支持组内的交换.组内交换组内交换保密信息 . 122022-6-25DDR 走线的等长要求走线的等长要求CLKDP，DM的长度差最大的长度差最大1mmDQS和和CLK的长度差最大的长度差最大5mm数据线，数据线，DQM线对线对 DQS线线 (组内组内)长度差最大长度差最大3mm不同组的不同组的DQS信号的长度差最大信号的长度差最大4mm地址线，控制线对地址线，控制线对CLK的长度差是最大的长度差是最大5mm地址线之间的长度差是最大地址线之间的长度差是最大6mm相同性质的信号线上过孔的数量要一致相同性质的

8、信号线上过孔的数量要一致 (DQ 3,CLK,Address,control 4)保密信息 . 132022-6-25典型案例典型案例18层层HDI板，板厚板，板厚0.8mm，叠层如下，没有电源层，等长基本符合要求。，叠层如下，没有电源层，等长基本符合要求。DDR时序有时序有问题问题。问题主要在于没有电源层。电源的电容也不多。问题主要在于没有电源层。电源的电容也不多。保密信息 . 142022-6-25典型案例典型案例2层层HDI板，板厚板，板厚0.8mm，叠层如下，电源层在，叠层如下，电源层在bottom层，层，L5层是相对完整的地层是相对完整的地（也可以电源在（也可以电源在L5层，层，Bo

9、ttom层是相对完整的地），电源层和地层之间的间距是层是相对完整的地），电源层和地层之间的间距是2.6mil。VDDMEM电容较多，分布在四周，等长基本符合要求。电容较多，分布在四周，等长基本符合要求。DDR时序没有问题。时序没有问题。保密信息 . 152022-6-25典型案例典型案例38层层HDI板，板厚板，板厚0.8mm，案例，案例2的改板，叠层如下，电源层在的改板，叠层如下，电源层在L6层，层，L5层是相对完整层是相对完整的地。电源和地层之间的间距是的地。电源和地层之间的间距是3.15mil。等长基本符合要求。等长基本符合要求。DDR时序没有问题。时序没有问题。保密信息 . 16202

10、2-6-25典型案例典型案例48层层HDI板，板厚板，板厚1.6mm，叠层如下，电源层在，叠层如下，电源层在L5层，相邻层没有相对完整的地层。层，相邻层没有相对完整的地层。电源和相邻层之间的间距是电源和相邻层之间的间距是4.3mil。等长基本符合要求。等长基本符合要求。DDR时序有问题。时序有问题。主要在于电源层没有相邻的地层，和相邻层的间距大。主要在于电源层没有相邻的地层，和相邻层的间距大。L5 L4L6保密信息 . 172022-6-25典型案例典型案例5层层HDI板，板厚板，板厚0.8mm，叠层如下，电源层在，叠层如下，电源层在L4层，层，L3层是相对完整的地，电源层层是相对完整的地，电源层和地层之间的间距是和地层之间的间距是13.2mil。等长基本满足要求。等长基本满足要求。 DDR时序有问题时序有问题.主要问题：电源层不完整中间有很多走线，主要问题：电源层不完整中间有很多走线，BB到到DDR部分地方宽度只有部分地方宽度只有4mil。电源。电源层到地层的间距太大。层到地层的间距太大。保密信息 . 182022-6-25典型案例典型案例68层层HDI板，板厚板，板厚1mm，叠层如下，电源层