计算机组成原理 课件存储器

1、存储器存储器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器磁盘磁盘 磁带磁带 光盘光盘 高速缓冲存储器（高速缓冲存储器（Cache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态静态 RAM动态动态 RAM按在计算机中的作用分类按在计算机中的作用分类高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、

2、存储器的层次结构CPUCPU主机主机缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR.地址总线地址总线数据总线数据总线读读写写 高位字节高位字节 地址为字

3、地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址452301420主存中存储单元地址的分配主存中存储单元地址的分配224 = 16 M8 M4 M(2) 存储速度存储速度主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总数量存放二进制代码的总数量 读出时间读出时间 写入时间写入时间 存储

4、器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒练习练习l存储器中用_来区分不同的存储单元.l机器字长32位,其存储容量为64MB,若按字编址,它的寻址范围是_l某计算机字长16位,其存储容量为2MB,若按半字编址,它的寻址范围是_l某计算机字长32位,存储容量是16MB,若按双字编址,它的寻址范围是_主存地址主存地址016M-102M-102M-1练习练习l内存储器寻址范围为6K时,若首地址为00000H,那么末地址的十六进制表

5、示是l_17FFH芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K 4位位16K 1位位8K 8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）104141138存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位

6、位 8片片16K 1位位 8片片16K 1位位0,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) 线选法线选法00000,00,7007D07D 读读 / 写写选通选通A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2) 重合法重合法00000000000,031,00,31I

7、/OD0,0读读 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4A T1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A 列地

8、址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUTT1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN列选列选T7、T8 开开（左）（左） 反相反相T5A （右）（右） T8T6ADINDINT7Z字线字线W位线位线W电源电源T3T1T5T4T2T6

9、 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1 1K K4 4位位.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组15031164732634

10、8150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000

11、000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路

12、0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读0163248CSWE第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WE

13、CSCSWE15031164732634801632480000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116

14、47326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址

15、译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路1503116473263480163248I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64)

16、写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O

17、3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵

18、矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路

19、读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311

20、647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WE

21、CS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路WECS0163248DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T

22、3T2T11 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时CS充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有电流有电流单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大

23、器写写数数据据线线读读数数据据线线0 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写11111 三管动态三管动态 RAM 芯片芯片

24、 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管动态三管动态 RAM 芯片芯片 (I

25、ntel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写

26、数数据据线线读读数数据据线线0111111010001 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单

27、元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 110

28、3) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS缓存器缓存器行地址行地

29、址缓存器缓存器列地址列地址 A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUTDINDOUTA6A0读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯片 写写 原理原理数据输入数据输入I/

30、O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器630读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯片 读读 原理原理读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器630 0 0I/O缓冲缓冲输出驱动输出驱动OUTD (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5s）“死时间率死时间率” 为为

31、128/4000 100% = 3.2%“死区死区” 为为 0.5 s 128 = 64 s周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872个周期个周期 （1936）128个周期个周期 （ 64）刷新时间间隔刷新时间间隔 （2ms）刷新序号刷新序号sstcXtcY 以以 128 128 矩阵矩阵为例为例t tC C = = t tM M + + t tR R读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1s）(存取周期为存取周期为 0.5 s + 0

32、.5 s)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个读写周期个读写周期以以 128 128 矩阵为例矩阵为例 分散刷新与集中刷新相结合分散刷新与集中刷新相结合对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5s）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s若每隔若每隔 15.6 s 刷新一行刷新一行而且每行每隔而且每行每隔 2 ms 刷新一次刷新一次若每隔若每隔 2 ms 集中刷新一次集中刷新一次“死区死区” 为为 64 s 3.

33、 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长） 用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量

34、） 用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1K 8位位 1K 8位位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展字、位扩展用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码.1K41K41K41K41K41K41K41K4 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3)

35、读读/写线的连接写线的连接(4) 片选线的连接片选线的连接(5) 合理选用芯片合理选用芯片(6) 其他其他 时序、负载时序、负载例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位

36、ROM1片片 2K8位位(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM 2K 8位位 ROM 1K 4位位 R

37、AM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 与存储器的连接图与存储器的连接图A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0 例例4.20 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 1 1 1 1 1 1 1 1 1 1 1 1 10 0 1 0 0 0 0 0 0 0 0 0 0 0 0 00 0 1 1 1 1 1 1 1 1 1 1 1 1 1 10 1 0 0 0 0 0 0 0 0 0 0 0

38、0 0 00 1 0 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 0 0 0 0 0 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1例例:4.2D05VMARQA15A14A13A12A11A0.D7D0WRG1CBAG2BG2A.A12A12A12A11A0A0A0A0D7D7D7D7D0D0D0PD/ProgrY0Y1Y2Y71&8K 8位8K 8位8K 8位4K 8位ROMRAM1RAM2RAM3例例 4.3D7D0CEOECE片选信号片选信号OE允许输出允许输出PGM可编程端可编程端PGMA0A12A19A16 A

39、15A12 A11A8 A7A4 A3A01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1

40、0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0例例4.31IO/MA19A18A17&G1G2AG2BCBAA16BHEA0Y6Y5Y2Y1Y0Y4111A1A15.PGMOEOECECECEWEWECEPGMOEROM1ROM2RAM1OERAM2D15D8D7D0RDWR.VCCVCCCPU六、存储器的校验六、存储器的校验编码的纠错编码的纠错 、检错能力与编码的最小距离有关、检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位纠错能力的编码汉明码是具有一位纠错能力的编码L 1

41、 = D + C ( DC )1 . 编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 具有具有 一位一位 纠错能力纠错能力汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值 ？2k n + k + 12i ( i = 0、1、2 、3 )检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有关组成汉明码的三要素组成汉明码的三要素2 . 汉明码的组成汉明码的组成各检测位各检测位 Ci 所承担的检测小组

42、为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24例例4.4 求求 0101 按按 “偶校验偶校验” 配置的汉明码配置

43、的汉明码解：解： n = 4根据根据 2k n + k + 1得得 k = 3汉明码排序如下汉明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为的汉明码为 010010101 0 110按配偶原则配置按配偶原则配置 0011 的汉明码的汉明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：解： n = 4 根据根据 2k n + k + 1取取 k = 3C1= 3 5 7 = 1C2= 3 6 7 = 0C4= 5 6 7 = 0 0011 的汉明码为的汉明码为 1000011练习练

44、习13. 汉明码的纠错过程汉明码的纠错过程形成新的检测位形成新的检测位 Pi如增添如增添 3 位位 （k = 3） 新的检测位为新的检测位为 P4 P2 P1以以 k = 3 为例，为例，Pi 的取值为的取值为P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7对于按对于按 “偶校验偶校验” 配置的汉明码配置的汉明码 不出错时不出错时 P1= 0，P2 = 0，P4 = 0C1C2C4其位数与增添的检测位有关其位数与增添的检测位有关P1= 1 3 5 7 = 0 无错无错P2= 2 3 6 7 = 1 有错有错P4= 4 5 6 7 = 1 有错有错P4P2P1 = 110

45、第第 6 位出错，可纠正为位出错，可纠正为 0100101，故要求传送的信息为故要求传送的信息为 0101。纠错过程如下纠错过程如下例例4.5解：解： 已知接收到的汉明码为已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么? 练习练习2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位错，可不纠位错，可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程练习练习3按配奇原则按配奇原则 见书上例题见书上例

46、题4.5七、提高访存速度的措施七、提高访存速度的措施 采用高速器件采用高速器件 调整主存结构调整主存结构1. 单体多字系统单体多字系统 W位位W位位W位位W位位W位位地址寄存器地址寄存器主存控制部件主存控制部件. . . . . . . . . . .单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 采用层次结构采用层次结构 Cache 主存主存 增加存储器的带宽增加存储器的带宽 2. 多体并行系统多体并行系统(1) 高位交叉高位交叉 各个体并行工作各个体并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体

47、号(2) 低位交叉低位交叉M0地址地址044n4M1154n3M2264n2M3374n1地址译码地址译码 体号体号体内地址体内地址各个体轮流编址各个体轮流编址l采用八体并行低位交叉存储器，设每个体的存储采用八体并行低位交叉存储器，设每个体的存储容量为容量为32K*16位，存取周期为位，存取周期为400ns，下述说法，下述说法正确的是（正确的是（ ）lA 在在400ns内，存储器可向内，存储器可向CPU提供提供27位二进制位二进制信息信息lB 在在100ns内，每个体可向内，每个体可向CPU提供提供27位二进制位二进制信息信息lC 在在400ns内，存储器可向内，存储器可向CPU提供提供28位

48、二进制位二进制信息信息A Cache 的工作原理的工作原理主存和缓存的编址主存和缓存的编址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记Cache缓存块号缓存块号 字块字块2m1 字块字块2c+1 字块字块2c+11 字块字块2c +1 字块字块2c 字块字块2c1 字块字块1 字块字块0主存储体主存

49、储体 字块字块 1 标记标记 字块字块 0 标记标记字块字块 2c-1标记标记Cache存储体存储体t位位012C1 字块字块字块地址字块地址 主存字主存字 块标记块标记t 位位c 位位b 位位主存地址主存地址 比较器（比较器（t位）位）= 不命中不命中有效位有效位=1？*m位位 Cache内地址内地址否否是是命中命中二、二、Cache 主存的地址映象主存的地址映象1. 直接映象直接映象每个缓存块每个缓存块 i 可以和可以和 若干若干 个个 主存块主存块 对应对应每个主存块每个主存块 j 只能和只能和 一一 个个 缓存块缓存块 对应对应i = j mod 2c 字块字块2c+1 字块字块2c

50、字块字块0 字块字块 02. 全相联映象全相联映象主存主存 中的中的 任一块任一块 可以映象到可以映象到 缓存缓存 中的中的 任一块任一块字块字块2m1字块字块2c1字块字块1 字块字块0字块字块2c1字块字块1字块字块0标记标记标记标记标记标记主存字块标记主存字块标记 字块内地址字块内地址主存地址主存地址m = t + c 位位b位位m = t+cCache 存储器存储器主存储器主存储器 字块字块0字块字块2m1字块字块2c-r+1 字块字块2c-r + 1 字块字块2c-r字块字块2c-r 字块字块1 字块字块0 字块字块 3标记标记 字块字块 1标记标记字块字块 2c1标记标记 字块字块

51、 2标记标记 字块字块 0标记标记字块字块 2c2标记标记 字块内地址字块内地址组地址组地址主存字块标记主存字块标记s = t + r 位位q = cr 位位b 位位组组012c-r1主存地址主存地址Cache主存储器主存储器m 位位共共 Q 组组，每组内两块（，每组内两块（r = 1)1某一主存块某一主存块 j 按模按模 Q 映射到映射到 缓存缓存 的第的第 i 组组中的中的 任一块任一块i = j mod Q直接映象直接映象全相联映象全相联映象3. 组相联映象组相联映象 字块字块0 字块字块 1 字块字块 0 字块字块2c-r 字块字块2c-r+1三、替换算法三、替换算法1. 先进先出先进

52、先出 （ FIFO ）算法算法 2. 近期最少使用法（近期最少使用法（ LRU）算法算法小结小结某一某一 主存块主存块 只能固定只能固定 映射到映射到 某一某一 缓存块缓存块直接直接全相联全相联组相联组相联某一某一 主存块主存块 能能 映射到映射到 任一任一 缓存块缓存块某一某一 主存块主存块 能能 映射到映射到 某一某一 缓存缓存 组组 中的中的 任一块任一块不灵活不灵活成本高成本高数据总线数据总线Cache替换机构替换机构可装进？可装进？ 命中？命中？主存主存Cache 地址映象地址映象 变换机构变换机构 主主 存存访问主访问主存替换存替换Cache Cache 存储体存储体块号块号块内地

53、址块内地址直接通路直接通路访问主存装入访问主存装入CacheNNYY块号块号块内地址块内地址CPU主存地址主存地址地址总线地址总线Cache地址地址3. Cache 的基本结构的基本结构Cache替换机构替换机构由由 CPU 完成完成 Cache 存储体存储体主存主存Cache 地址映象地址映象 变换机构变换机构 4. Cache 的的 读写读写 操作操作 访问访问Cache取出信息送取出信息送CPU 访问主存访问主存取出信息送取出信息送CPU将新的主存块将新的主存块调入调入Cache中中执行替换算法执行替换算法 腾出空位腾出空位 结束结束命中？命中？Cache满？满？CPU发出访问地址发出访

54、问地址 开始开始YNYN写写Cache 和主存的一致性和主存的一致性 读读5. Cache 的改进的改进(1) 增加增加 Cache 的级数的级数片载（片内）片载（片内）Cache片外片外 Cache(2) 统一缓存和分开缓存统一缓存和分开缓存指令指令 Cache数据数据 Cache与主存结构有关与主存结构有关与指令执行的控制方式有关与指令执行的控制方式有关是否流水是否流水Pentium 8K 指令指令 Cache 8K 数据数据 CachePowerPC620 32K 指令指令 Cache 32K 数据数据 Cachel为解决计算机与打印机之间速度不匹配的问题，为解决计算机与打印机之间速度不

55、匹配的问题，通常设置一个打印数据缓冲区，主机将要输出的通常设置一个打印数据缓冲区，主机将要输出的数据依次写入该缓冲区，而打印机则依次从该缓数据依次写入该缓冲区，而打印机则依次从该缓冲区中取出数据。该缓冲区的逻辑结构是（冲区中取出数据。该缓冲区的逻辑结构是（ ）lA 栈栈 B 队列队列 C 树树 D 图图l某计算机的某计算机的Cache共有共有16块，采用块，采用2路组相联映路组相联映射方式（即每组射方式（即每组2块）。每个主存块大小为块）。每个主存块大小为32字字节，按字节编址。主存节，按字节编址。主存129号单元所在主存块应号单元所在主存块应装入的装入的Cache组号是（组号是（ ）lA 0

56、 B 2 C 4 D 6BCl某计算机主存容量为某计算机主存容量为64KB，其中，其中ROM区为区为4KB，其余为，其余为RAM区，按字节编址。现要用区，按字节编址。现要用2K*8位位的的ROM芯片和芯片和4K*4位的位的RAM芯片来设计该存储芯片来设计该存储器，则需要上述规格的器，则需要上述规格的ROM芯片数和芯片数和RAM芯片芯片数（数（ ）lA 1,15 B 2,15 C 1,30 D 2,30l假设某计算机的存储系统有假设某计算机的存储系统有Cache和主存组成，和主存组成，某程序的执行过程中访存某程序的执行过程中访存1000次，其中访问次，其中访问Cache缺失（未命中）缺失（未命中

57、）50次，则次，则Cache的命中率的命中率是（是（ ）lA 5% B 9.5% C 50% D 95%DDl假设假设CPU执行某段程序时，共访问执行某段程序时，共访问Cache命中命中2000次，访问主存次，访问主存50次。已知次。已知Cache的存取周期的存取周期为为50ns，主存的存取周期为，主存的存取周期为200ns。求。求Cache-主主存系统的命中率，效率和平均访问时间。存系统的命中率，效率和平均访问时间。（1）Cache的命中率为：的命中率为：2000/（2000+50）0.97（2）由题可知，访问主存时间是访问）由题可知，访问主存时间是访问Cache时间的时间的4倍（倍（200

58、/50=4）设访问设访问Cache的时间为的时间为t，访问主存的时间为，访问主存的时间为4t，Cache-主存系统的主存系统的访问效率为访问效率为e，则：，则：e=访问访问Cache的时间的时间/平均访问时间平均访问时间*100 =t/0.97*t+(1-0.97)*4t*100%=91.7%（3）平均访问时间为：）平均访问时间为：50ns*0.97+200ns*(1-0.97)=54.5nsl假设主存容量为假设主存容量为512KB，Cache容量为容量为4KB，每，每个字块为个字块为16个字，每个字个字，每个字32位。位。lCache地址有多少位？可容纳多少块？地址有多少位？可容纳多少块？l

59、主存地址有多少位？可容纳多少块？主存地址有多少位？可容纳多少块？l在直接映射方式下，主存的第几块映射到在直接映射方式下，主存的第几块映射到Cache中的第中的第5块（设起始字块为第块（设起始字块为第1块）？块）？l画出直接映射方式下主存地址字段中各段的位数画出直接映射方式下主存地址字段中各段的位数l（1）根据）根据Cache容量为容量为4KB（212=4K）,Cache地地址为址为12位。由于每个字位。由于每个字32位，则位，则Cache共有共有4KB/4B=1K字。因每个字块字。因每个字块16个字，故个字，故Cache中中有有1K/16=64块。块。l（2）根据主存容量为）根据主存容量为51

60、2KB（219=512K）,主存主存地址为地址为19位。由于每个字位。由于每个字32位，则主存共有位，则主存共有512KB/4B=128K字。因每个字块字。因每个字块16个字，故主个字，故主存中共存中共128K/16=8192块。块。l（3）在直接映射方式下，由于）在直接映射方式下，由于Cache共有共有64块块，主存共有，主存共有8192块，因此主存的块，因此主存的5，64+5，2*64+5，213-64+5块能映射到块能映射到Cache的第的第5块块主存字块标记（主存字块标记（7位）位）缓存字块地址缓存字块地址（6位）位）字块内地址字块内地址（6位）位）l假设主存容量为假设主存容量为512K*16位，位，Cac