第五章 组合逻辑电路

1、小测验小测验ECL门电路工作速度快门电路工作速度快的主要原因有哪些？的主要原因有哪些？Chapter 5 组合逻辑电路组合逻辑电路Chapter 5 组合逻辑电路组合逻辑电路 5.1 组合逻辑电路概述组合逻辑电路概述 5.2 组合逻辑电路分析与设计组合逻辑电路分析与设计 5.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 5.4 中规模组合逻辑电路功能部件与应用中规模组合逻辑电路功能部件与应用Chapter 5 组合逻辑电路组合逻辑电路熟练掌握组合逻辑电路分析方法和设计方法熟练掌握组合逻辑电路分析方法和设计方法掌握编码器、译码器、数据选择器、加法器及数掌握编码器、译码器、数据选择器、加法

2、器及数值比较器的逻辑功能及其应用值比较器的逻辑功能及其应用学会使用中规模组合逻辑电路器件设计组合逻辑学会使用中规模组合逻辑电路器件设计组合逻辑电路电路1. 掌握可编程逻辑器件功能，并利用掌握可编程逻辑器件功能，并利用Verilog HDL实现组合逻辑电路实现组合逻辑电路 教学要求教学要求5.1 组合逻辑电路概述组合逻辑电路概述 逻辑电路分类：逻辑电路分类：组合逻辑电路及时序逻辑电路组合逻辑电路及时序逻辑电路 输入、输出之间没有反馈延迟电路输入、输出之间没有反馈延迟电路 电路中不含具有记忆功能的元件电路中不含具有记忆功能的元件 工作特征：工作特征： 在任意时刻，电路的输出状态仅取决于该时刻的输入

3、在任意时刻，电路的输出状态仅取决于该时刻的输入状态，与电路的历史状态无关。状态，与电路的历史状态无关。 组合逻辑电路结构特点：组合逻辑电路结构特点：5.2 组合逻辑电路分析与设计组合逻辑电路分析与设计5.2.1 组合逻辑电路的分析组合逻辑电路的分析5.2.2 组合逻辑电路的设计组合逻辑电路的设计5.2.1 组合逻辑电路分析组合逻辑电路分析目的：目的：根据已知组合逻辑电路，经分析确定电路的逻辑功能。根据已知组合逻辑电路，经分析确定电路的逻辑功能。步骤：步骤：根据逻辑电路，分别写出各输出端逻辑表达式；根据逻辑电路，分别写出各输出端逻辑表达式；化简和变换逻辑表达式；化简和变换逻辑表达式；列出真值表；

4、列出真值表；1. 根据真值表或逻辑表达式进行分析，确定逻辑功能。根据真值表或逻辑表达式进行分析，确定逻辑功能。 组合逻辑电路分析组合逻辑电路分析111011101001110010100000CBA)(CBAL 100101105.2.1 组合逻辑电路分析组合逻辑电路分析 组合逻辑电路分析举例组合逻辑电路分析举例 = 1 = 1 L B C A Z 例例1 分析右图所示逻辑电路的功能分析右图所示逻辑电路的功能 解：解：1.根据逻辑电路图写出输出根据逻辑电路图写出输出 函数的逻辑表达式函数的逻辑表达式 中间变量：中间变量：ZAB()LZCABC2.列出真值表列出真值表BAZ 001111003.

5、确定逻辑功能：确定逻辑功能：输入变量取值中有奇数个输入变量取值中有奇数个1时，输出时，输出L为为1，否则，否则L为为05.2.1 组合逻辑电路分析组合逻辑电路分析 B A 1 C Y X Z 1 1 & & & & & & BABAY 例例2 试分析下图所示组合逻辑电路的逻辑功能。试分析下图所示组合逻辑电路的逻辑功能。解：解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。化简和变换。X = ACACAZ 5.2.1 组合逻辑电路分析组合逻辑电路分析BABAY X = ACACAZ 2.列出真值表列出真值表 1 1 1 0 1 1 1

6、0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110103.确定电路逻辑功能确定电路逻辑功能表5.2.1. 真值表 对输入的二进制码求反码。对输入的二进制码求反码。最高位为符号位，最高位为符号位，0表示正数，表示正数，1表示负数，正数的反码与原表示负数，正数的反码与原码相同；负数的数值部分是在码相同；负数的数值部分是在原 码 的 基 础 上 逐 位 求 反 。原 码 的 基 础 上 逐 位 求 反 。5.2.2 组合逻辑电路设计组合逻辑电路设计组合逻辑电路设计：组合逻辑电路设计：根据实际逻辑问题，求出所要求逻辑功

7、能的最简单根据实际逻辑问题，求出所要求逻辑功能的最简单逻辑电路。逻辑电路。设计步骤：设计步骤：逻辑抽象：根据实际逻辑问题的因果关系确定逻辑抽象：根据实际逻辑问题的因果关系确定 输入、输出变量，并定义逻辑状态的含义；输入、输出变量，并定义逻辑状态的含义；根据逻辑电路功能，列出真值表；根据逻辑电路功能，列出真值表；由真值表写出逻辑表达式；由真值表写出逻辑表达式；简化和变换逻辑表达式，画出逻辑图；简化和变换逻辑表达式，画出逻辑图；根据要求选用器件类型。根据要求选用器件类型。 组合逻辑电路设计组合逻辑电路设计作业（组合逻辑分析）作业（组合逻辑分析）5-1 5.2.2 组合逻辑电路设计组合逻辑电路设计

8、组合逻辑电路设计举例组合逻辑电路设计举例例例3 某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其他两种是否请求进站，快和慢车，要求当特快列车请求进站时，无论其他两种是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求

9、，二一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。 解：解：1.逻辑抽象逻辑抽象输入变量：输入变量： 、 、 分别为特快、直快和慢车进站请求信号，且规定分别为特快、直快和慢车进站请求信号，且规定有进站请求时为有进站请求时为1，没有请求时为，没有请求时为0。输出变量：输出变量： 、 、 分别为指示灯的状态，且灯亮为分别为指示灯的状态，且灯亮为1，灯灭为，灯灭为0。0I1I2I0L1L2L5.2.2 组合逻辑电路设计组合逻辑电路设计2.根据题意列出真值表根据题意列出真

10、值表输入输入输出输出0I1I2I0L1L2L01111110000000000000X0XX3.根据真值表写出各输出根据真值表写出各输出逻辑表达式逻辑表达式00LI10 1LI I20 1 2LI I I4. 将上式变换成与非门形式将上式变换成与非门形式00LI10 1()LI I20 12()LI II表5.2.2 真值表5.2.2 组合逻辑电路设计组合逻辑电路设计5.根据输出逻辑表达式画出逻辑图根据输出逻辑表达式画出逻辑图 I0 L0 L1 I1 I2 L2 & 1 1 1 & & 1 1 作业作业-组合逻辑电路设计组合逻辑电路设计5-5-(3)5.3 组合逻辑电路中的竞争冒险组合逻辑电路

11、中的竞争冒险5.3.1 产生竞争冒险的原因与判别方法产生竞争冒险的原因与判别方法5.3.2 消除竞争冒险的方法消除竞争冒险的方法5.3.1 产生竞争冒险的原因判别方法产生竞争冒险的原因判别方法1、产生竞争冒险的原因、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。产生竞争冒险的原因：主要是门电路的延迟时间产生的。AA1&Y1AAY1(a)(b)1

12、1Y2AAY2(a)(b)干扰信号干扰信号01AAY12AAY5.3.1 产生竞争冒险的原因判别方法产生竞争冒险的原因判别方法 C C A C CB L 竞争竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化，当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。而变化的时间有差异的现象。冒险冒险:两个输入端的信号取值的变化方向是相反时，如门电路两个输入端的信号取值的变化方向是相反时，如门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。争而可能产生输出干扰脉冲的现象。5.3

13、.2 消除竞争冒险的方法消除竞争冒险的方法 A B C 1 & L 1.发现并消除互补相乘项发现并消除互补相乘项()()LABAC0BCFAA 当当时时可能可能产生竞争冒险现象产生竞争冒险现象为消除为消除 ，变换逻辑表达式为：，变换逻辑表达式为：AALAAACA BBCACA BBC5.3.2 消除竞争冒险的方法消除竞争冒险的方法 A AC CB C B 1 & & 1 L LACBC增加乘积项增加乘积项AB，当，当A=B=1时时2.增加乘积项以避免互补项相加增加乘积项以避免互补项相加 LACBCAB1LCC 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 AB

14、5.3.2 消除竞争冒险的方法消除竞争冒险的方法3.输出端并联电容器输出端并联电容器 如果逻辑电路在较慢速度下工作，为了消除竞争冒如果逻辑电路在较慢速度下工作，为了消除竞争冒险产生的干扰窄脉冲，可以在输出端并联一滤波电容，险产生的干扰窄脉冲，可以在输出端并联一滤波电容，其容量为其容量为420pF之间之间 致使输出波形上升沿和下降沿变化致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。引入选通脉冲引入选通脉冲存在的问题：存在的问题：对选通脉冲的宽度和产生时间也有严格的要求。对选通脉冲的宽度和产生时间也有严格的要求。 对输

15、出可能产生尖峰干扰脉冲的门电路对输出可能产生尖峰干扰脉冲的门电路增加一个增加一个接选通信号的输入端接选通信号的输入端，只有在输入信号转换完成并稳定，只有在输入信号转换完成并稳定后，才引入选通脉冲将它打开，此时才允许有输出。在后，才引入选通脉冲将它打开，此时才允许有输出。在转换过程中，没有加选通脉冲，输出不会出现尖峰干扰转换过程中，没有加选通脉冲，输出不会出现尖峰干扰脉冲。脉冲。作业作业-竞争冒险竞争冒险5-11练习练习 题题4.7 设有两个组合逻辑电路，电路的输设有两个组合逻辑电路，电路的输入信号波形如图中的入信号波形如图中的A、B、C所示，电路所示，电路的输出信号波形如图中的的输出信号波形如

16、图中的Z、L所示，写所示，写出符合如图中所描述逻辑功能的出符合如图中所描述逻辑功能的Z、L简简化逻辑表达式，并画出这两个组合逻辑电化逻辑表达式，并画出这两个组合逻辑电路。路。小测验小测验 什么是组合逻辑电路？什么是组合逻辑电路？ 分析组合逻辑电路的一般步骤是什么？分析组合逻辑电路的一般步骤是什么？ 竞争冒险现象出现的原因是什么？竞争冒险现象出现的原因是什么？练习练习 5-7 设计一个五人抢答逻辑电路设计一个五人抢答逻辑电路。 要求最先输入者输入有效，其他落后者一律要求最先输入者输入有效，其他落后者一律无效。无效。 获得最先输入者，对应的输出端输出获得最先输入者，对应的输出端输出低电平低电平信号

17、，其他落后者对应的输出信号，其他落后者对应的输出高电平高电平信号。信号。5.4中规模组合逻辑电路功能部件与应用中规模组合逻辑电路功能部件与应用5.4.1 编码器编码器5.4.2 译码器译码器5.4.3 数据选择器数据选择器5.4.4 加法器加法器5.4.5 数值比较器数值比较器5.4.1 编码器编码器 编码器概述编码器概述 用一个二进制代码表示特定含义的用一个二进制代码表示特定含义的过程过程称为称为编码编码。 编码器编码器(Encoder)：具有编码功能的逻辑电路。：具有编码功能的逻辑电路。 编码器的逻辑功能：编码器的逻辑功能： 能将输入的每一个高、低电平输入信号编成一个能将输入的每一个高、低

18、电平输入信号编成一个 对应的二进制代码输出。对应的二进制代码输出。 编码器的分类：编码器的分类： 普通编码器和优先编码器。普通编码器和优先编码器。 编码器定义：编码器定义：5.4.1 编码器编码器 普通编码器普通编码器.0I1I12 nI0Y1Y1nY二进制二进制编码器编码器 普通编码器中，任何时刻只允许输入一个编码信普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱号，否则输出将发生混乱 。 n位二进制代码有位二进制代码有 种不同的组合，可以表示种不同的组合，可以表示 个输入个输入信号相对应，如右图所示。信号相对应，如右图所示。 2n2n 个个 输入输入n位二进位二进制码输出制

19、码输出2n5.4.1 编码器编码器 以以3位二进制编码器为例位二进制编码器为例任何时刻当任何时刻当 中仅有一个取中仅有一个取值为值为1，输出八种有效状态；输，输出八种有效状态；输入变量为其他组合所对应的输出入变量为其他组合所对应的输出均为均为0，无效输出。，无效输出。 70 II753107632176542IIIIYIIIIYIIIIY8-3编码器逻辑编码器逻辑表达式为：表达式为：表5.4.1-1 8-3编码器真值表5.4.1 编码器编码器 优先编码器优先编码器 优先编码器对所有输入信号设定优先级别，当几个输入优先编码器对所有输入信号设定优先级别，当几个输入信号同时出现时，只对其中优先权最高

20、的一个进行编码。信号同时出现时，只对其中优先权最高的一个进行编码。 以以4-2优先编码器为例优先编码器为例0I1I2I3I1Y0Y0 01 10 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 1XXXXXX输输 入入输输 出出输入优先级从高到低输入优先级从高到低顺序为：顺序为： 、 、 、 3I2I1I0IX可为可为0也可为也可为1表5.4.1-2 4-2优先编码器真值表高电平高电平有效有效输入编码信号高电平有效输入编码信号高电平有效5.4.1 编码器编码器01 2331 23YI I III II12 3323YI IIII优先编码器允许优先编码器

21、允许2个以上个以上的输入同时为的输入同时为1，但只对，但只对优先级别比较高的输入信优先级别比较高的输入信号进行编码。号进行编码。 0I1I2I3I1Y0Y0 01 10 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 1XXXXXX输输 入入输输 出出根据真值表列出逻辑表达式：根据真值表列出逻辑表达式：5.4.1 编码器编码器集成电路优先编码器集成电路优先编码器74系列：系列：74147、741488线线-3线优先编码器线优先编码器74HC148 8个信号输入端，个信号输入端，3个二进制码输个二进制码输出端，输入和输出均以高电平作为有出端，输入和输出均

22、以高电平作为有效电平，输入优先级别的次序依次效电平，输入优先级别的次序依次为为 ，输入使能端，输入使能端EI、输出、输出使能端使能端EO和优先编码工作状态标志和优先编码工作状态标志GS。 760,III5.4.1 编码器编码器 当当EI=1时，则无论时，则无论8个输入端为何种状态，输出端个输入端为何种状态，输出端A2 A0均均为高电平，且为高电平，且GS和和EO也均为高电平，编码器处于非工作状态。也均为高电平，编码器处于非工作状态。 当当EI=0，电路工作，输入，电路工作，输入I0 I7为低电平有效；输出为低电平有效；输出A2 A0为对应输入为对应输入I0 I7的编码，同时的编码，同时GS =

23、0 ， EO =1； 优先级优先级I7 I0。 74HC148真值表5.4.1 编码器编码器例例3 利用两片利用两片74HC148组成组成16线线-4线优先编码器，如下逻辑图，线优先编码器，如下逻辑图，分析其工作原理。分析其工作原理。 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2

24、 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 5.4.1 编码器编码器 当当 EI2=1时，则时，则EO2=1，即，即EI1=GS=1；输出；输出ABCD =1111，无编码输出；无编码输出； 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L

25、2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 1111 1 11 1 11111111禁止禁止禁止禁止5.4.1 编码器编码器 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & &

26、 & & 1 1 1若无有效电平输入若无有效电平输入若无有效电平输入若无有效电平输入允许允许允许允许 当当EI2=0，EO2=0、两芯片允许编码；若无有效电平输入，输、两芯片允许编码；若无有效电平输入，输出出L3L2L1L0=1111，GS2=GS1=1，无编码输出。，无编码输出。01101 1 1111115.4.1 编码器编码器 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11

27、 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 1 1 1若无有效电平输入若无有效电平输入若有有效电平输入若有有效电平输入允许允许允许允许0100000 111010001111 若芯片若芯片(I)有有效电平输入，输出取决于低位片；输出有有效电平输入，输出取决于低位片；输出L3 恒为恒为1，L2L1L0=000111。 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I

28、3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 5.4.1 编码器编码器允许允许禁止禁止1010000001110若有有效电平输入若有有效电平输入0 0 0 1 1 11 1 1 若芯片若芯片(II)有有效电平输入，有有效电平输入，GS2=0、EO2=1，高位片允许工，高位片允许工作，低位片禁止工作；输出取决于高位片，作，低位片禁止工作；输

29、出取决于高位片，L3恒为恒为0， L2L1L0 =000111 。作业作业5-14小测验小测验 优先编码器与普通编码器相比，优先编码器与普通编码器相比，优点是什么？优点是什么？集成集成3 3位二进制优先编码器位二进制优先编码器74LS148(74LS148(348348) )的真值表的真值表5.4.2 译码器译码器译码译码：编码的逆过程，它能将二进制码翻译成代表某一：编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号。特定含义的信号。 唯一地址译码器：将一系列代码转换成与之一一唯一地址译码器：将一系列代码转换成与之一一 对应的有效信号。对应的有效信号。 译码器译码器：具有译码功能的逻辑电

30、路。：具有译码功能的逻辑电路。译码器的分类：译码器的分类：代码变换器：将一种代码转换成另一种代码。代码变换器：将一种代码转换成另一种代码。 常用的唯一地址译码器常用的唯一地址译码器二进制译码器二进制译码器 二二-十进制译码器十进制译码器显示译码器显示译码器 译码器概念与分类译码器概念与分类5.4.2 译码器译码器 1 A1 1 1 A0 & & & & E 0Y 1Y 2Y 3Y 010AAEY 011AAEY LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表2线线 - 4线译码器的逻辑电路线译码器的逻辑电路(分析）分析

31、）013AAEY 012AAEY5.4.2 译码器译码器 使能输入端为有效电平时，对应每一组输入代码，只使能输入端为有效电平时，对应每一组输入代码，只有一个输出端为有效电平，其余输出端则为相反电平。有一个输出端为有效电平，其余输出端则为相反电平。 输出信号可以是高电平有效，也可以是低电平有效。输出信号可以是高电平有效，也可以是低电平有效。.0X1X1nX0Y1Y二进制二进制译码器译码器12 nYn个输个输入端入端使能输使能输入端入端EI 2n个个输出端输出端5.4.2 译码器译码器 二进制译码器二进制译码器 74HC139集成译码器集成译码器LHHHHHLHLHHLHLHHLHHLLHHHLL

32、LLHHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 5.4.2 译码器译码器 74HC138(74LS138)集成译码器集成译码器逻辑图逻辑图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚图引脚图5.4.2 译码器译码器输入信号：输入信号：

33、210AAA、 、输出信号：输出信号：07YY输出低电平有效输出低电平有效使能输入：使能输入：1S2S3S 使能端也被称为使能端也被称为“片选片选”输入端，利用片选将多片连接起输入端，利用片选将多片连接起来以扩展译码器的功能。来以扩展译码器的功能。 当使能输入端当使能输入端为为有效电平时，根据不同输入信号对应有有效电平时，根据不同输入信号对应有效输出。效输出。表5.4.2-1 74HC138译码器功能表5.4.2 译码器译码器译码器工作状态下，即译码器工作状态下，即 时时 有各输出表达式为：有各输出表达式为：1231SSSS70127601265012540124301232012210121

34、00120)()()()()()()()(mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAY70 YY是是 、 、 这三个变量的全部最小项的译码输出。这三个变量的全部最小项的译码输出。 2A1A0A5.4.2 译码器译码器例例 已知下图所示电路的已知下图所示电路的输入信号的波形试画出译码器输出的输入信号的波形试画出译码器输出的波形。波形。 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A A0 A1 A2 E Y0 Y1 Y7 Y5 Y2

35、 Y6 Y4 Y3 5.4.2 译码器译码器用用74X139和和74X138构成构成5线线-32线译码器线译码器2. 译码器的扩展译码器的扩展 74HC138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 1/274HC139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 (I) 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3

36、A0 A1 A2 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 (II) (III) 思路：思路：（1）将各片的低）将各片的低3位位输入并联；输入并联；（2）用高）用高2位输入控位输入控制不同片子的使能端；制不同片子的使能端；5.4.2 译码器译码器 Y0 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 CBA5V EY0Y1Y2Y3Y4Y5Y6Y7当当E3 =1 ，S2 = S3 = 0时时;3. 用译码器实现逻辑函数。用译码器实现逻辑函数。00120)(mAAAY10121)(mAAA

37、Y70127)(mAAAY.3线线-8线译码器的输出线译码器的输出Y0 Y7 含三变量函数的全部最小项。含三变量函数的全部最小项。基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。5.4.2 译码器译码器例例4 用一片用一片74HC138实现函数实现函数 ABCAL解：解：1.将函数式变换为最小项之和的形式将函数式变换为最小项之和的形式 7620mmmmABCABCBCACBAL2.输入变量输入变量A、B、C分别接入分别接入 2A1A0A且将使能端接有效电平且将使能端接有效电平3.由于由于74HC138是低电平有效输出，是低电平有效输出， 所以将最

38、小项变换为反函数的形式所以将最小项变换为反函数的形式76207620)()(YYYYmmmmL Y0 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 CBA5V &L5.4.2 译码器译码器 二二- -十进制译码器十进制译码器 二二- -十进制译码器十进制译码器74HC4274HC42的逻辑功能是：将输入的逻辑功能是：将输入BCDBCD码的码的1010个代码，对应个代码，对应0909的十进制数，由的十进制数，由4 4位二进制数位二进制数0000100100001001表示，表示，即译成即译成1010个高、低电平输出信号。个高、低电平输出信号。

39、 当输入超过当输入超过8421BCD码的范围码的范围（10101111）输出均为高电平，输出均为高电平，没有有效译码输出。没有有效译码输出。BCD码输入码输入输输 出出3A2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y作业作业 5-15（编译码器）（编译码器） 5-16（译码芯片）（译码芯片）5.4.2 译码器译码器 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 显示译码器显示译码器5.4.2 译码器译码器七段显示译码器七段显示译码器最常用的显示器有：半导体发光二极管和液晶显示器。最常用的显示器有：半导体发光二极管和液晶显示器。 a b c d e f

40、 g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器abcdfge显示器分段布局图显示器分段布局图每字段是一只每字段是一只发光二极管发光二极管5.4.2 译码器译码器共阴极显示器共阴极显示器 a b c d e f g gedabcfa b c d e f g 1 1 1 1 1 00 1 1 0 0 0 0 1 1 0 1 1 0 1.5.4.2 译码器译码器显示显示译码器译码器A0A1A2A3YaYbYcYdYeYfYgaebcfgd3A2A1A0AaYcYdYeYfYgY输输 入入输输 出出字形字形表5.4.2-2 显示译码器功能表bY5.4.2 译码器译

41、码器常用的集成七段显示译码器常用的集成七段显示译码器 -CMOS七段显示译码器七段显示译码器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE 5.4.2 译码器译码器LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字形输输 出出输输 入入十进制十进制或功能或功能D3D2

42、D1D0BLLECMOS七段显示译码器七段显示译码器74HC4511功能表功能表*HHH锁锁 存存熄灭熄灭LLLLLLLHL灭灭 灯灯HHHHHHHL灯灯 测测 试试熄灭熄灭LLLLLLLHHHHHHL15熄灭熄灭LLLLLLLLHHHHHL14熄灭熄灭LLLLLLLHLHHHHL13熄灭熄灭LLLLLLLLLHHHHL12熄灭熄灭LLLLLLLHHLHHHL11熄灭熄灭 LLLLLLLLHLHHHL10LTgfedcba字形字形输输 出出输输 入入十进十进制制或功或功能能BLLED3D2D1D05.4.2 译码器译码器CMOS七段显示译码器七段显示译码器74HC4511功能表功能表(续续)小

43、测验小测验 1、七段码译码显示器有几种，分别是什么？、七段码译码显示器有几种，分别是什么？ 2、如何判断集成芯片使能端的有效电平？、如何判断集成芯片使能端的有效电平？5.4.2 译码器译码器例例 由由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能。 H7 H6 H5 H4 0 (0) 45114 显示器显示器4 1 (0) (I) (II) (III) ag ag ag ag LT LE BL (III) D3 D2 D1 D0 LT LE BL (I) LT LE BL (II) LT

44、 LE BL 1 H3 H2 H1 H0 M7 M6 M5 M4 M3 M2 M1 M0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0 5.4.2 译码器译码器 译码器电路应用译码器电路应用 数数据据输输入入 通通道道选选择择信信号号 Y0 Y1 Y7 用用74HC138组成数据分配器组成数据分配器数据分配器示意图数据分配器示意图数据分配器：相当于多输出单刀多掷开关，是一种能将数据分配器：相当于多输出单刀多掷开关，是一种能将从数据分时送到多个不同通道上去的逻辑电路。从数据分时送到多个不同通道上去的逻辑电路。5.4.2 译码器译码器0 01 10 0+5V D 74HC

45、138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 数据输数据输入入 通道选择信号通道选择信号 Y0 Y1 Y7 用用74HC138译码器实现数据分配器译码器实现数据分配器当当 =1， =010时，可得输出时，可得输出 的逻辑表达式：的逻辑表达式：1S012AAA2Y30123212)(SAAASSSY5.4.2 译码器译码器 作为数据输入端，作为数据输入端， 作为地址通道选择输入，可以作为地址通道选择输入，可以把把1个数据信号分配到个数据信号分配到8个不同的通道上去。个不同的通道上去。012A A A3S输输 入入输输 出出S1S2S3A2A1A0Y0

46、Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表 作业：译码显示器作业：译码显示器 5-175.4.3 数据选择器数据选择器 数据选择器定义与功能数据选择器定义与功能数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称相当于多个输入的单刀多掷

47、开关，又称“多路开关多路开关”。 通通道道选选择择数数据据输输出出 I0 I1 12 nI 数据选择的功能：在通道数据选择的功能：在通道选择信号的作用下，将多选择信号的作用下，将多个通道的数据分时传送到个通道的数据分时传送到公共的数据通道上去的。公共的数据通道上去的。0I5.4.3 数据选择器数据选择器0I3033221100iiiImmImImImIY4选选1数据选择器数据选择器1I2I3IE1S0SY301201101001ISSISSISSISSY地址地址端端01YS0S1E地址地址使能使能输出输出输输 入入功能表功能表000I0001I1010I2011I35.4.3 数据选择器数据选

48、择器集成电路数据选择器集成电路数据选择器8选选1数据选择器数据选择器74HC151功能表功能表输出输出 的表达式为：的表达式为： 70iiiYm DY74HC151功能框图功能框图输输 入入输输 出出使使 能能 E 选选 择择S2 S1 S0YYHLLLLLLLLX X XL L LL L HL H LL H HH L LH L HH H LH H HLD0D1D2D3D4D5D6D7HD0D1D2D3D4D5D6D75.4.3 数据选择器数据选择器 数据选择器应用数据选择器应用 数据选择器的扩展数据选择器的扩展位扩展：位扩展：2位位8选选1数据选择器数据选择器 S2 S1 S0 D00 D0

49、1 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 用两片用两片74151组成二位组成二位八选一的数据选择器。八选一的数据选择器。 D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D8 D9 D

50、10 D11 D12 D13 D14 D15 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1 & (0) 74HC151 (I) 5.4.3 数据选择器数据选择器数据选择器的使能端作为地址数据选择器的使能端作为地址选择输入，经一反相器与另一选择输入，经一反相器与另一数据选择器的使能端连接。数据选择器的使能端连接。原则：原则：（1）将低位地址端并联；）将低位地址端并联；（2）用高位地址控制使能端）用高位地址控制使能端将将两片两片74HC151连接成一个连接成一个16选选1的数据选择器，的数据选择器， 字扩展：字扩展：5.4.3 数据选择器数据选择器

51、数据选择器组成逻辑函数产生器数据选择器组成逻辑函数产生器8选选1数据选择器数据选择器74HC151当当 =0时，输出逻辑表达式为：时，输出逻辑表达式为：E70iiiYD m 数据输入作为控制信号，当数据输入作为控制信号，当 =1时，其对应的最小项在时，其对应的最小项在表达式中出现，当表达式中出现，当 =0时，对应的最小项就不出现。时，对应的最小项就不出现。 将函数变换成最小项表达式将函数变换成最小项表达式 ，并函数的变量作为接入，并函数的变量作为接入地址输入端；地址输入端；iDiD控制控制Di ，就可得到不同的逻辑函数。，就可得到不同的逻辑函数。5.4.3 数据选择器数据选择器例例 试用试用8

52、选选1数据选择器数据选择器74HC151产生逻辑函数产生逻辑函数 LABCABCAB解：将所给的函数式变换成最小项表达式解：将所给的函数式变换成最小项表达式 LABCABCABCABC写成如下形式写成如下形式 33556677Lm Dm Dm Dm D显然，显然， 都应该等于都应该等于1，而数据输入端而数据输入端 都应该等于都应该等于0。 3567DDDD、0124DDDD、5.4.3 数据选择器数据选择器总结总结: :利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤如下：数据选择器组成函数产生器的一般步骤如下：a a、将函数变换成最小项表达式、将函数变换成最小项表达式b b、使器件

53、处于使能状态、使器件处于使能状态c c、地址、地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi , 则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。5.4.3 数据选择器数据选择器 实现并行数据到串行数据的转换实现并行数据到串行数据的转换 0 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 并行并行8位数据位数据01001101 输入数据输入端，输出数据为输入数据输入端，输出数据为 0-1-0-0-1-1-0-1

54、，串行数据。，串行数据。作业：数据选择器作业：数据选择器 5-235.4.4 加法器加法器 半加器和全加器半加器和全加器 在两个在两个1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加 在两个二进制数相加时，考虑低位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加输输 入入输输 出出ABSCO表5.4.3-2 半加器真值表进位进位半加器逻辑表达式：半加器逻辑表达式：ABCOBAABBAS5.4.4 加法器加法器ABBASABCO 逻辑图逻辑图半加器半加器全加器：进行加数、被加数和低位来的进位信号相加，全加器：进行加数、被加数和低位来

55、的进位信号相加，并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。 5.4.4 加法器加法器低位低位进位进位向高位向高位进位数进位数SABCIABCIABCIABCIABCICOABABCIABCI()ABAB CI表5.4.3-3 全加器真值表5.4.4 加法器加法器 S A B Ci Co BA iCBA AB i)(CBA 1 CO CO 全加器逻辑电路图：由两个半加器与或门实现全加器逻辑电路图：由两个半加器与或门实现思考：思考： 能用能用7415174138设计全加器吗设计全加器吗?5.4.4 加法器加法器1110100110010100全加器真值表全加器真值表 11

56、1011101001110010100000CSCBAABC有奇数个有奇数个1时时S为为1；ABC有偶数个有偶数个1和全为和全为0时时S为为0。-用全加器组成三位二进制代用全加器组成三位二进制代码码奇偶校验器奇偶校验器用全加器组成八位二进制代码用全加器组成八位二进制代码奇偶校验器，电路应如何连接？奇偶校验器，电路应如何连接？加法器的应用加法器的应用5.4.4 加法器加法器 多位加法器多位加法器多位数相加，采用并行相加串行进位；相加的每一位多位数相加，采用并行相加串行进位；相加的每一位都是带进位相加的，利用全加器实现。都是带进位相加的，利用全加器实现。 实现实现2个个4位二进制位二进制 和和 相

57、加相加3210A A A A3210B B B B5.4.4 加法器加法器 依次将低位全加器的进位输出端依次将低位全加器的进位输出端CO接到高位全加器的接到高位全加器的进位输入端进位输入端CI ，任意，任意1位的加法运算必须在低位的加法运算必须在低1位的运算完位的运算完成之后才能进行，这种进位方式构成的多位加法器，称为成之后才能进行，这种进位方式构成的多位加法器，称为串行进位加法器串行进位加法器。 优点：电路结构简单优点：电路结构简单缺点：运算速度慢，传输延迟时间长缺点：运算速度慢，传输延迟时间长5.4.4 加法器加法器超前进位加法器超前进位加法器 通过逻辑电路事先得出每一位全加器的进位输入信

58、号，通过逻辑电路事先得出每一位全加器的进位输入信号，无需从最低位开始向高位逐位传递进位信号，有效地提高无需从最低位开始向高位逐位传递进位信号，有效地提高运算速度；采用这种结构形式的加法器称为运算速度；采用这种结构形式的加法器称为超前进位加法超前进位加法器器，也称为，也称为快速进位加法器快速进位加法器。 全加器的和全加器的和 和进位和进位 的逻辑表达式的逻辑表达式: iSiC1iiiiSABC1()iiiiiiCABAB C定义两中间变量定义两中间变量 和和 : iGiPiiiGABiiiPAB2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器） iiiBAG iiiBAP进位

59、生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&超前进位发生器超前进位发生器5.4.4 加法器加法器超前进位集成超前进位集成4位加法器位加法器74HC28374HC283逻辑框图逻辑框图74HC283引脚图引脚图5.4.4 加法器加法器超前进位加法器超前进位加法器74HC283的应用的应用用两片用两片74HC283构成一个构成一个8位二进制数加法器位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。 A4 B4 A5 B5 A6 B6 A7