微机原理与接口技术 周荷琴件存储器及其接口PPT教案

1、微机原理与接口技术微机原理与接口技术 周荷琴件周荷琴件 存储器及存储器及其接口其接口第1页/共78页第2页/共78页读操作和写操作。第3页/共78页第4页/共78页只读存储器(ROM)、随机存储器(RAM)。按信息的可保存性分类非永久记忆的存储器、永久性记忆的存储器。按在计算机系统中的作用分类主存储器、辅助存储器、缓冲存储器、控制存储器等。第5页/共78页第6页/共78页压敏性：有的半导体在受到压力后电阻发生较大的变化用途：制成压敏元件，接入电路，测出电流变化，以确定压力的变化热敏性：有的半导体在受热后电阻随温度升高而迅速减小用途：制成热敏电阻，用来测量很小范围内的温度变化第7页/共78页半导

2、体存储器RAMROMSRAMDRAM掩膜ROMPROMEPROMEEPROMFlash ROM第8页/共78页取速度也是存储器系统的重要的性能指标；存储器可靠性：也是存储器系统的重要性能指标。通常用平均故障间隔时间来衡量。为了在存储器系统中兼顾以上三个方面的指标，目前在计算机系统中通常采用三级存储器结构，即使用高速缓冲存储器、主存储器和辅助存储器，由这三者构成一个统一的存储系统。从整体看，其速度接近高速缓存的速度，其容量接近辅存的容量，而其成本则接近廉价慢速的辅存平均价格。第9页/共78页第10页/共78页第11页/共78页半导体存储器RAMROMSRAMDRAM掩膜ROMPROMEPROME

3、EPROMFlash ROM第12页/共78页组成单元组成单元速度速度集成度集成度应用应用SRAM触发器触发器快快低低小容量系统小容量系统DRAM极间电容极间电容慢慢高高大容量系统大容量系统NVRAM带微型电池带微型电池慢慢低低小容量非易失小容量非易失第13页/共78页地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOE WE CS第14页/共78页第15页/共78页译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码第16页/共78页l该控制端对应系统的写控制线第17页/共78页动态RAMDRAM 4116DRA

4、M 2164第18页/共78页第19页/共78页随机存取存储器RAM一、静态随机存取存储器（SRAM）构成器件：双极型快速稳定，集成度低，工艺复杂。MOS速度较双极型低，比Dram快。特点：存取周期快（双极型10nS,MOS几十-几百nS），不需刷新，外电路简单，基本单元晶体管数目较多，适于小容量。六管基本存储器T1T2双稳态触发器T3T4负载管T5T6控制管特点：非破坏性读出，双稳态保持稳态不用刷新。第20页/共78页SRAM结构框图：存储矩阵可选用位结构矩阵或字结构矩阵地址译码器采用双译码控制逻辑和三态数据缓冲器 通过读/写端和CS片选端控制由I/O电路对存储器单元输入/输出信号。第21页

5、/共78页123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND第22页/共78页数据地址TCXTODTTOHATRCTATCODOUTWECS第23页/共78页TWCTWRTAW数据地址TDTWTWDOUT DINTDWTDHWECS第24页/共78页+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第25页/共78页第26

6、页/共78页二、动态RAM（DRAM）基本单元：有4管、3管及单管单管动态RAM基本存储单元原理：通过电容C存储信息缺点：漏电和破坏性读出改进：加刷新放大器，速度几百次/秒改进动态RAM特点：读写操作二次打入 先输RAS，后CAS刷新操作只输入RAS刷新周期不能进行读写操作第27页/共78页 DRAM的刷新电容C上高电平保持时间：约2mS刷新时间间隔：2mSDRAM内刷新：矩阵内一行行地进行，刷新一行的时间为刷新周期。刷新控制：由读写控制电路系统地完成DRAM刷新注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元都能经读写刷新。刷新控制器(图6-5)；协调完成前述DRAM特点中三项。构

7、成： 地址多路器 刷新地址计数器 刷新定时器 仲裁电路 定时发生器第28页/共78页刷新定时器定时发出刷新请求CPU发出读/写申请定时发生器按刷新或读写要求提供RAS、CAS和 WE给DRAM芯片。 地址多路器 CPU地址转换为行地址，列地址分两次送入DRAM芯片，实现两次打入。先RAS，后CAS 刷新地址计数器产生行扫地址，由RAS打入，无列扫地址。仲裁电路对优先权仲裁。注意在刷新周期不接受CPU的申请。第29页/共78页第30页/共78页lRAS*l列地址选通CAS*l读写控制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC1234567816

8、1514131211109第31页/共78页DOUT地址TCACTRACTCAHTASCTASRTRAHTCASTRCDTRASTRC行地址列地址WECASRAS第32页/共78页TWCSTDS列地址行地址地址 TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS第33页/共78页TRCTCRPTRAS高阻TASRTRAH行地址地址DINCASRASlDRAM就刷新第34页/共78页lRAS*l列地址选通CAS*l读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211

9、109第35页/共78页高速缓冲存储器（ Cache） 用Cache来解决CPU与内存之间的速度差。 Cpu-Cache-Dram-外存 多 Cache工作原理：程序访问在时空上的局部性。 Cache设计思想：把经常访问的代码和数据保存到SRAM组成的高速缓冲存储器中，把不常访问的代码和数据保存到大容量DRAM中，使得存储器系统的价格降低，而访存时间接近零等待。层次存储器结构如图第36页/共78页 Cache的命中和命中率：CPU访存的内容正好在Cache中就称为命中。命中的几率即命中率。 主存和Cache比例与命中率关系：一般主存和Cache比例为1M：4K时命中率为90%。主存（MB）81

10、63264128Cache( KB )3264128256512 主存与Cache地址映象的3种基本结构：全相联Cache 直接映象Cache 组相联Cache Cache的读取结构： 旁视结构 通视结构 Cache的数据更新方式：通写式 回写式替换策略: 随机替换先进先出法最近最少使用法影响Cache性能的因素：规模大小，关联方式，行大小，速度，配置。第37页/共78页第38页/共78页半导体存储器RAMROMSRAMDRAM掩膜ROMPROMEPROMEEPROMFlash ROM第39页/共78页第40页/共78页入，经译码后，输出四条字选择线，每条字选择线选中一个字，此时位线的输出即为

11、这个字的每一位。此时，若有管子与其相连（如位线1和位线4），则相应的MOS管就导通，输出低电平，表示逻辑“0”；否则（如位线2和位线3）输出高电平，表示逻辑“1”。(0110、0101、1010、0000) 第41页/共78页二极管的PN结，字线与位线之间不导通，此时，意味着该存储器中所有的存储内容均为“1”。如果用户需要写入程序，则要通过专门的PROM写入电路，产生足够大的电流把要写入“1”的那个存储位上的二极管击穿，造成这个PN结短路，只剩下顺向的二极管跨连字线和位线，这时，此位 就意味着写入了“1”。读出的操作同掩模ROM。除此之外，还有一种熔丝式PROM，用户编程时，靠专用写入电路产生

12、脉冲电流，来烧断指定的熔丝，以达到写入“1”的目的。对PROM来讲，这个写入的过程称之为固化程序。由于击穿的二极管不能再正常工作，烧断后的熔丝不能再接上，所以这种ROM器件只能固化一次程序，数据写入后，就不能再改变了。第42页/共78页本知识第43页/共78页借助于EPROM芯片的双电压特性，可以使BIOS具有良好的防毒功能，在升级时，把跳线开关打至“ON”的位置，即给芯片加上相应的编程电压，就可以方便地升级；平时使用时，则把跳线开关打至“OFF”的位置，防止病毒对BIOS芯片的非法修改。了解教材的所列出的EEPROM例子NMC98C64A芯片的基本知识第44页/共78页5V12V携机来讲，用

13、5V电源更为合适。快擦型存储器操作简便，编程、擦除、校验等工作均已编成程序，可由配有快擦型存储器系统的中央处理机予以控制。快擦型存储器可替代EEPROM，在某些应用场合还可取代SRAM，尤其是对于需要配备电池后援的SRAM系统，使用快擦型存储器后可省去电池。快擦型存储器的非易失性和快速读取的特点，能满足固态盘驱动器的要求，同时，可替代便携机中的ROM，以便随时写入最新版本的操作系统。快擦型存储器还可应用于激光打印机、条形码阅读器、各种仪器设备以及计算机的外部设备中。第45页/共78页第46页/共78页MN个基本存储单元，它们按一定的规则排列起来，由这些基本存储单元所构成的阵列称为存储体或存储矩

14、阵。3.地址译码器：由于存储器系统是由许多存储单元构成的，每个存储单元一般存放8位二进制信息，为了加以区分，我们必须首先为这些存储单元编号，即分配给这些存储单元不同的地址。地址译码器的作用就是用来接受CPU送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读/写操作。存储器地址译码有两种方式，通常称为单译码与双译码。单译码：单译码方式又称字结构，适用于小容量存储器。双译码：双译码结构中，将地址译码器分成两部分，即行译码器(又叫X译码器)和列译码器(又叫Y译码器)。X译码器输出行地址选择信号，Y译码器输出列地址选择信号，行列选择线交叉处即为所选中的单元。第47页/共7

15、8页第48页/共78页CPU时序/控制控制信号存储体MB读写驱动器MDR地址译码器MARN位数据总线M位地址总线第49页/共78页3232=1024存储单元驱动器X译码器地址反向器I/O电路Y译码器地址反向器控制电路输出驱动12321232输入输出321231读/写选片1A0A2A3A4A5A6A7A8A9A321231第50页/共78页储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括(1)地址线的连接；(2)数据线的

16、连接；(3)控制线的连接。第51页/共78页Intel2114(1K4)有10条地址线，则可寻址的单元数为1024个；Intel2116(16K1)有14条地址线，则可寻址的单元数为16K个。2.数据线的根数：RAM芯片的数据线多数为1条，静态RAM芯片一般有4条和8条。若为1条数据线，则称为位片存贮芯片；若有4条数据线，则该芯片可作为数据的低4位或高4位；若有8条数据线，则该芯片正好作为一个字节数，其引脚已指定相应数据位的名称。3.控制线：RAM芯片的控制引脚信号一般有：芯片选择信号、读/写控制信号，对动态RAM（DRAM）还有行、列地址选通信号。第52页/共78页存储芯片型号存储芯片型号

17、存储容量存储容量 地址线地址线数据线数据线2101（1K1B）10241BA0A9D02114（1K4B）10244BA0A9D0D34118（1K8B） 10248B A0A9D0D76116（2K8B） 20488B A0A10D0D76232（4K8B）410248BA0A11 D0D76264（8K8B）810248BA0A12D0D761256（32K8B） 3210248B A0A14D0D72732（4K8B）410248BA0A11D0D7第53页/共78页第54页/共78页61168086D7D0I/O8I/O12164(0)8086D7D0DIN(DOUT)2164(6)D

18、IN(DOUT)2164(7)DIN(DOUT)D6第55页/共78页A0A13D0D1D2D716K1CSCSCSCSWEWEWEWE16K1D0D1D2D7第56页/共78页27328086译码器A19A12A11A0A11A061168086译码器A19A11A10A0A10A0第57页/共78页CSWECSWECSWECSWE16K416K416K416K4A0A13WE D0D1D2D3译码器A14A15123D0 D3D0 D3D0 D3D0 D3第58页/共78页第59页/共78页（1）1KBCS（2）1KBCS（3）1KBCS（4）1KBCSA10A11A13A11A0A9第6

19、0页/共78页RAM2KBRAM2KBRAM2KBCSCSCSCSCSA11A12A13A14A15D0-D7A0-A10（3）（4）（5）RAM2KBRAM2KB（1）（2）第61页/共78页A15 A14 A13 A 12 A11 A10-A0 地 址范围 0 1 1 1 1 0 0 7800H 0 1 1 1 1 1 1 7FFFH 1 0 1 1 1 0 0 B800H 1 0 1 1 1 1 1 BFFFH 1 1 0 1 1 0 0 C800H 1 1 0 1 1 1 1 CFFFH 1 1 1 0 1 0 0 E800H 1 1 1 0 1 1 1 EFFFH 1 1 1 1 0

20、 0 0 F000H 1 1 1 1 0 1 1 F7FFH存储器5地址范围存储器4地址范围存储器3地址范围存储器2地址范围存储器1地址范围第62页/共78页A19 A18 A17 A16 A15 A14 A13 A 12 A11 A10-A0 地 址范围? 0 1 1 1 1 0 0 ?7800H? 0 1 1 1 1 1 1 ?7FFFH ? 1 0 1 1 1 0 0 ?B800H? 1 0 1 1 1 1 1 ?BFFFH ? 1 1 0 1 1 0 0 ?C800H? 1 1 0 1 1 1 1 ?CFFFH? 1 1 1 0 1 0 0 ?E800H? 1 1 1 0 1 1 1

21、?EFFFH ? 1 1 1 1 0 0 0 ?F000H? 1 1 1 1 0 1 1 ?F7FFH第63页/共78页 8KB(2)CS8KB(1)CS 8KB(8)CS 3-8译码器A0A12A13A15Y0Y1Y7第64页/共78页4KB (1)4KB (2)4KB (16)译码器CSCSCSY0Y1Y15A15-A12.第65页/共78页A15 A14 A13 A 12 A11 A10-A0 地 址范围 0 0 0 0 0 0 0 Y1 0000H-0FFFH 0 0 0 1 0 0 0 Y2 1000H-1FFFH 0 0 1 0 0 0 0 Y3 2000H-2FFFH 1 1 0

22、 1 0 0 0 Y14 D000H-DFFFH 1 1 1 0 0 0 0 Y15 E000H-EFFFH 1 1 1 1 0 0 0 Y16 F000H-FFFFH 存储器1地址范围存储器2地址范围存储器3地址范围存储器14地址范围存储器15地址范围存储器16地址范围第66页/共78页第67页/共78页2KB (1)2KB (2)2KB (8)译码器CSCSCSY0Y1Y7A0-A10地址总线数据总线D0-D7A15-A11中任三根.第68页/共78页第69页/共78页0Y0Y2Y3Y4Y5Y0Y7YCA2GB2GBA1G第70页/共78页2Y3Y4Y5Y6Y7Y0Y G1 C B A译码输出1 0 00 0 0=0，其余为11 0 00 0 1=0，其余为11 0 00 1 0=0，其余为11 0 00 1 1=0，其余为11 0 01 0 0=0，其余为11 0 01 0 1=