第9章：总线系统

1、学习目标 了解：了解总线的概念和结构形态 理解：内部总线、系统总线、外部总线、I/O总线、通信总线。 掌握：总线的仲裁、定时和数据传送模式总线的概述总线的概述总线的结构总线的结构总线接口与仲裁总线接口与仲裁总总线线系系统统PCIPCI总线与总线与HOSTHOST总线总线总线结构应用举例总线结构应用举例总线的联接方式总线的联接方式总线的结构与组成总线的结构与组成总线仲裁方式总线仲裁方式总线接口与仲裁总线接口与仲裁总线的类型总线的类型总线分布式总裁方式总线分布式总裁方式信息传送方式信息传送方式总线集中式总裁方式总线集中式总裁方式多总线结构多总线结构PCIPCI总线信号总线信号总线的数据传送模式总线

2、的数据传送模式总线周期类型与操作总线周期类型与操作总线的定时协议总线的定时协议总线应用案例总线应用案例总线的定时与传送模式总线的定时与传送模式知识结构9.1 总线的概述 总线（Bus）是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束， 按照计算机所传输的信息种类，计算机的总线可以划分为数据总线、地址总线和控制总线，分别用来传输数据、数据地址和控制信号。 总线是一种内部结构，它是CPU、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过总线相连接，外部设备通过相应的接口电路再与总线相连接，从而形成了计算机硬件系统。在计算机系统中，各个部件之间传送信息的公共通路叫总

3、线，微型计算机是以总线结构来连接各个功能部件的。 9.2 总线的结构 9.2.1 9.2.1 总线的类型总线的类型随着微电子技术和计算机技术的发展，总线技术也在不断地发展和完善，而随着微电子技术和计算机技术的发展，总线技术也在不断地发展和完善，而使计算机总线技术种类繁多，各具特色。下面仅对微机各类总线中目前比较使计算机总线技术种类繁多，各具特色。下面仅对微机各类总线中目前比较流行的总线技术分别加以介绍。流行的总线技术分别加以介绍。1.1.内部总线内部总线 (1)I2C(1)I2C总线总线(2)SPI(2)SPI总线总线 (3)SCI(3)SCI总线总线 2.2.系统总线系统总线(1)ISA(1

4、)ISA总线总线 (2)EISA(2)EISA总线总线 (3)VESA(3)VESA总线总线 (4)PCI(4)PCI总线总线 (5)Compact PCI (5)Compact PCI 3.3.外部总线外部总线 (1)RS-232-C(1)RS-232-C总线总线 (2)RS-485(2)RS-485总线总线 (3)IEEE-488(3)IEEE-488总线总线 (4)USB(4)USB总线总线 9.2 总线的结构 9.2.2 总线的结构与组成 早期总线的内部结构如图9.2所示，它实际上是处理器芯片引脚的延伸，是处理器与I/0设备适配器的通道。这种简单的总线一般也由50一100条线组成，这些

5、线按其功能可分为三类：地址线、数据线和控制线。地址线是单向的，用来传送主存与设备的地址；数据线是双向的，用来传送数据；控制线对每一根线来讲是单向的(CPU发向接口，或接口发向CPU)，用来指明数据传送的方向(存储器读、存储器写、I/O读、I/O写)，中断控制(请求、识别)和定时控制等。9.2 总线的结构图9.2总线的内部结构9.2 总线的结构 9.2.3 总线的联接方式 1.单总线结构 在许多单处理器的计算机中，使用一条单一的系统总线来连接CPU、主存和I/O设备，叫做单总线结构。CPU主存M.S接口接口I / O 设备I / O 设备图9.3 单总线结构系统总线9.2 总线的结构 2.双总线

6、结构 这种结构保持了单总线系统简单、易于扩充的优点，但又在CPU和主存之间专门设置了一组高速的存储总线，使CPU可通过专用总线与存储器交换信息，并减轻了系统总线的负担，同时主存仍可通过系统总线与外设之间实现DMA操作，而不必经过CPU。当然这种双总线系统以增加硬件为代价。C PU主存MSI / O 接口I / O 接口图9.4 双总线结构存 储 总线系 统 总线I / O 设备I / O 设备9.2 总线的结构 3.三总线结构 它是在双总线系统的基础上增加I/O总线形成的。CPU主存图9.5三总线结构存储总线系统总线I/O接口I/O接口I/O设备I/O设备IOP(通道)I/O总线9.2 总线的

7、结构 9.2.4 总线结构应用举例 大多数计算机采用了分层次的多总线结构。在这种结构中，速度差异较大的设备模块使用不同速度的总线，而速度相近的设备模块使用同一类总线。显然，这种结构的优点不仅解决了总线负载过重的问题，而且使总线设计简单，并能充分发挥每类总线的效盲目。9.2 总线的结构图9.6 Pentium计算机主板的总线结构框图 9.3 总线接口与仲裁 1.总线接口 总线接口即I/O设备适配器，具体指CPU和主存、外围设备之间通过总线进行连接的逻辑部件。接口部件在它动态连接的两个部件之间起着“转换器”的作用，以便实现彼此之间的信息传送。 图9.7所示为CPU、接口和外围设备之间的连接关系。主

8、机I/O接口（适配器）地址线外围设备数据线控制、状态线图9.7外设和主机的连接方法9.3 总线接口与仲裁 【例1】 利用串行方式传送字符，每秒钟传送的数据位数常称为波特。假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个数据位(起始位、停止位、8个数据位)，问传送的波特数是多少?每个数据位占用的时间是多少? 【解】：波特数为：10位120/秒=1200波特 每个数据位占用的时间Td是波特数的倒数： Td=1/1200=0.8330.001s=0.833ms 9.3 总线接口与仲裁 9.3.2 信息传送方式 数字计算机使用二进制数，它们或用电位的高、低来表示，或用脉冲的有、无来表示

9、。 计算机系统中，传输信息采用三种方式：串行传送、并行传送和分时传送。但是出于速度和效率上的考虑，系统总线上传送的信息必须采用并行传送方式。 1.串行传送 当信息以串行方式传送时，只有一条传输线，且采用脉冲传送。在串行传送时，按顺序来传送表示一个数码的所有二进制位(bit)的脉冲信号，每次一位，通常以第一个脉冲信号表示数码的最低有效位，最后一个脉冲信号表示数码的最高有效位。 9.3 总线接口与仲裁 【例9.1】：假设某串行总线传送速率是960个字符/秒，每一个字符格式规定包含10个数据位，问传送的波特数是多少？每个数据位占用的时间（位周期）是多少？ 【解】：波特数为： 10位/字符 960字符

10、/秒 9600（波特） 每个数据位占用的时间Tb是波特数的倒数： Tb 1/9600 0.000104（s） 104（s）9.3 总线接口与仲裁 2.并行传送 用并行方式传送二进制信息时，对每个数据位都需要单独一条传输线。信息有多少二进制位组成，就需要多少条传输线，从而使得二进制数“0”或“1”在不同的线上同时进行传送。并行传送一般采用电位传送。由于所有的位同时被传送，所以并行数据传送比串行数据传送快得多。 3.分时传送 分时传送有两种概念。 一是采用总线复用方式，某个传输线上既传送地址信息，又传送数据信息。为此必须划分时间片，以便在不同的时间间隔中完成传送地址和传送数据的任务。 分时传送的另

11、一种概念是共享总线的部件分时使用总线。9.3 总线接口与仲裁 9.3.3 总线集中式总裁方式 1.集中式仲裁 集中式仲裁中每个功能模块有两条线连到中央仲裁器：一条是送往仲裁器的总线请求信号线BR，一条是仲裁器送出的总线授权信号线BG。 (1) 链式查询方式 链式查询方式的主要特点：总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。假如BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询，该I/O接口获得了总线控制权。离中央仲裁器最近的设备具有最高优先级，通过接口的优先级排队电路来实现。9.3 总线接口与仲裁 9.3.4 总线分布式总裁方式

12、分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤消它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上。显然，分布式仲裁是以优先级仲裁策略为基础。 作为思考题，读者自行设计分布式仲裁器逻辑电路。9.4 总线的定时与传送模式 9.4.1 总线的定时协议 总线的一次信息传送过程，大致可分为如下五个阶段： 请求总线，总线仲裁，寻址(目的地址)，信息传送，状态返回(或错误报告)。 为了同步主方、从方的操作，必须制订定时

13、协议。 定时：事件出现在总线上的时序关系。 1.同步定时 在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定。由于采用了公共时钟，每个功能模块什么时候发送或接收信息都由统一时钟规定，因此，同步定时具有较高的传输频率。9.4 总线的定时与传送模式 2.异步定时 在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的共公时钟信号。总线周期的长度是可变的。 【例9.2】 某CPU采用集中式仲裁方式，使用独立请求与菊花链查询相结合的二维总线控制结构。每一对请求线BRi和授权线BGi组成一对菊花链查询电路。每一根请求线可以被

14、若干个传输速率接近的设备共享。当这些设备要求传送时通过BRi线向仲裁器发出请求，对应的BGi线则串行查询每个设备，从而确定哪个设备享有总线控制权。请分析说明演示图所示的总线仲裁时序图9.4 总线的定时与传送模式 【解】从时序图看出，该总线采用异步定时协议。 当某个设备请求使用总线时，在该设备所属的请求线上发出申请信号BRi(1)。CPU按优先原则同意后给出授权信号BGi作为回答(2)。BGi链式查询各设备，并上升从设备回答SACK信号证实已收到BGi信号(3)。CPU接到SACK信号后下降BGi作为回答。(4)在总线“忙”标志BBSY为“0”情况该设备上升BBSY，表示该设备获得了总线控制权，

15、成为控制总线的主设备(5)。在设备用完总线后，下降BBSY和SACK(6)，释放总线。在上述选择主设备过程中，可能现行的主从设备正在进行传送。此时需等待现行传送结束，即现行主设备下降BBSY信号后(7)，新的主设备才能上升BBSY，获得总线控制权。9.4 总线的定时与传送模式9.4.2 总线的数据传送模式当代的总线标准大都能支持以下四类模式的数据传送：1.读、写操作读操作是由从方到主方的数据传送；写操作是由主方到从方的数据传送。一般，主方先以一个总线周期发出命令和从方地址，经过一定的延时再开始数据传送总线周期。为了提高总线利用率，减少延时损失，主方完成寻址总线周期后可让出总线控制权，以使其他主

16、方完成更紧迫的操作。然后再重新竞争总线，完成数据传送总线周期。2.块传送操作只需给出块的起始地址，然后对固定块长度的数据一个接一个地读出或写入。对于CPU(主方)、存储器(从方)而言的块传送，常称为猝发式传送，其块长一般固定为数据线宽度(存储器字长)的4倍。3.写后读、读修改写操作只给出地址一次，或进行先写后读操作，或进行先读后写操作。前者用于校验目的，后者用于多道程序系统中对共享存储资源的保护。这两种操作和猝发式操作一样，主方掌管总线直到整个操作完成。4.广播、广集操作一般而言，数据传送只在一个主方和一个从方之间进行。但有的总线允许一个主方对多个从方进行写操作，这种操作称为广播。与广播相反的

17、操作称为广集，它将选定的多个从方数据在总线上完成AND或OR操作，用以检测多个中断源。 9.5 PCI总线与HOST总线 9.5.1 PCI总线信号 下表列出了PCI标准2.0版的必备类信号名称及其功能描述。总线周期类型由C/BE#线上的总线命令给出。总线周期长度由周期类型和FRAME#(帧)、IRDY#(主就绪)、IRDY#(目标就绪)、STOP#(停止)等信号控制。一个总线周期由一个地址期和一个或多个数据期组成。9.5 PCI总线与HOST总线 9.5.2 多总线结构 图9.14所示为典型的多总线结构图。9.5 PCI总线与HOST总线处理器/cache处理器/cache主存控制器主存HO

18、ST/PCI桥HOST总线PCI总线HOST/PCI桥LANSCSIPCI设备PCI设备PCI/LAGACY桥中低速I/O设备LAGACY总线(ISA, EISA, )图9.14PCI总线典型配置结构框图9.5 PCI总线与HOST总线1.HOST总线该总线有CPU总线、系统总线、主存总线等多种名称，各自反映总线功能的一个方面。这里称“宿主”总线，也许更全面，因为HOST总线不仅连接主存， 还可以连接多个CPU。2.PCI总线PCI是一个与处理器无关的高速外围总线，又是至关重要的层间总线。它采用同步时序协议和集中式仲裁策略，并具有自动配置能力。3.LAGACY总线可以是ISA，EISA，MCA

19、等这类性能较低的传统总线，以便充分利用市场上丰富的适配器卡，支持中、低速I/O设备。在PCI总线体系结构中有三种桥。桥连接两条总线，使彼此间相互通信。 桥又是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。PCI总线的基本传输机制是猝发式传送，利用桥可以实现总线间的猝发式传送。写操作时，桥把上层总线的写周期先缓存起来，以后的时间再在下层总线上生成写周期， 即延迟写。读操作时，桥可早于上层总线，直接在下层总线上进行预读。无论延迟写和预读，桥的作用可使所有的存取都按CPU的需要出现在总线上。9.5 PCI总线与HOST

20、总线 9.5.3 总线周期类型与操作 PCI总线周期由当前被授权的主设备发起。PCI支持任何主设备和从设备之间点到点的对等访问，也支持某些主设备的广播读写。 PCI总线周期类型由主设备在C/BE3-0线上送出的4位总线命令代码指明，被目标设备译码确认，然后主从双方协调配合完成指定的总线周期操作。4位代码组合可指定16种总线命令，但实际给出12种。9.5 PCI总线与HOST总线9.5.4 总线仲裁方式PCI总线采用集中式仲裁方式，每个PCI主设备都有独立的REQ#(总线请求)和GNT#(总线授权)两条信号线与中央仲裁器相连。由中央仲裁器根据一定的算法对各主设备的申请进行仲裁，决定把总线使用权授

21、予谁。但PCI标准并没有规定仲裁算法。中央仲裁器不仅采样每个设备的REQ#信号线，而且采样公共的FRAME#和IRDY#信号线。因此，仲裁器清楚当前总线的使用状态：是处于空闲状态还是一个有效的总线周期。PCI总线支持隐藏式仲裁。即在主设备A正在占用总线期间，中央仲裁器根据指定的算法裁决下一次总线的主方应为主设备B时，它可以使GNT#A无效而使GNT#B有效。隐藏式仲裁使裁决过程或在总线空闲期进行或在当前总线周期内进行，提高了总线利用率。一个提出申请并被授权的主设备，应在FRAME#、IRDY#线已释放的条件下尽快开始新的总线周期操作。自FRAME#、IRDY#信号变为无效开始起，16个时钟周期

22、内信号仍不变为有效，中央仲裁器认为被授权的主设备为“死设备”，并收回授权，以后也不再授权给该设备。9.6 总线应用案例 基于PCI总线的高速实时数据采集系统的设计 本节介绍了一种基于PCI总线的高速实时数据采集系统的设计与实现，主要讨论了高速数据采集的存储与传输的硬件解决方案以及该系统的控制逻辑的实现。 在现代雷达体制中，数字信号处理技术已经占据了日益重要的地位。由于微电子技术的发展而推动的DSP器件的发展，使在单片或多片DSP中完成诸如正交插值、通道均衡、脉冲压缩、自适应波束形成等雷达信号处理成为现实。 但是现在的大多数雷达信号处理机都是采用自定义总线，不具有通用性，每改变一些系统功能就需要

23、大量的硬件改动。作为雷达信号处理的前端，数据采集板是通用雷达信号处理机的不可缺少的一部分。本文就是笔者根据某通用雷达信号处理机的要求而设计的，实践表明，该系统可以有效的解决数据的实时传输和存储问题，为信号的实时处理提供方便。 1.数据采集系统的结构和性能 在某通用雷达信号处理机中，我们需要对雷达输入信号的I和Q两个通道的信号进行中频采样，采样精度为12位，最高采样频率为20M，数据采集卡采集到的数据要通过PCI总线实时的传输给数字信号处理模块。每路数字信号字长采用16位，两路合并为32位数据通过PCI总线进行传输。 根据以上要求，我们采用图9.16的设计方案。系统设计以PCI总线控制器为基础，

24、通过主控写方式将采集到的I、Q两路数据实时传送给数字信号处理板。系统的主要功能模块有：A/D转换模块（AD9042）、PCI总线控制器（PCI9054）、先进先出缓冲（IDT72V3660）、逻辑控制芯片CPLD（EPM7128）。9.6 总线应用案例图9.16高速数据采集系统框图 9.6 总线应用案例2.2.数据采集系统主要功能模块的实现数据采集系统主要功能模块的实现（）（）A/DA/D转换模块转换模块A/DA/D转换采用美国转换采用美国ADAD公司生产的一种高速度、高性能、低功耗的公司生产的一种高速度、高性能、低功耗的1212位模数转换芯片位模数转换芯片AD9042AD9042，它的片内带

25、有跟踪，它的片内带有跟踪/ /保持放大器和基准电源，保持放大器和基准电源，只需单只需单+5V+5V电源即能工作，并能以电源即能工作，并能以41MHz41MHz的速率提供与的速率提供与CMOSCMOS兼容兼容的逻辑数据输出。它的最大采样速率可以达到的逻辑数据输出。它的最大采样速率可以达到41MHz41MHz，对输入信号，对输入信号，在整个在整个NyquistNyquist频带上典型不失真动态范围为。频带上典型不失真动态范围为。雷达雷达I I、Q Q两路输入信号进入高速两路输入信号进入高速A/DA/D转换芯片转换芯片AD9042AD9042进行模数转换。进行模数转换。由于由于AD9042AD904

26、2只能转换一路信号，所以需要两片只能转换一路信号，所以需要两片AD9042AD9042同时工作。同时工作。AD9042AD9042正常工作时，在编码输入引脚正常工作时，在编码输入引脚ENCODEENCODE的上升沿触发的上升沿触发A/DA/D转转换以及数据输出，由于系统需要连续不断的进行换以及数据输出，由于系统需要连续不断的进行A/DA/D转换，所以在转换，所以在ENCODEENCODE端采用端采用20MHz20MHz的时钟输入信号以连续不断的触发的时钟输入信号以连续不断的触发A/DA/D转换转换以及数据传输。采样系统正常工作以后，以及数据传输。采样系统正常工作以后，AD9042AD9042就

27、会在每个就会在每个ENCODEENCODE时钟信号的上升沿输出一个采样数据。时钟信号的上升沿输出一个采样数据。电路设计时，电路设计时，AD9042AD9042的模拟的模拟+5V+5V电源与数字电源与数字+5V+5V电源应该分开，电源应该分开，AVccAVcc的变化不应该超过的变化不应该超过5 5，同时在，同时在AD9042AD9042数据输出端口串接数据输出端口串接499499的电阻再与后级的的电阻再与后级的FIFOFIFO相连接，相连接，FIFOFIFO为为CMOSCMOS逻辑兼容器件。逻辑兼容器件。9.6 总线应用案例（）（）PCIPCI总线控制器的实现总线控制器的实现PCIPCI总线特征

28、和总线定义的逻辑非常复杂，如果用可编程器件来实现总线特征和总线定义的逻辑非常复杂，如果用可编程器件来实现PCIPCI总线规范，总线规范，开发周期长，并且接口的兼容性不好。因此，我们采用开发周期长，并且接口的兼容性不好。因此，我们采用PLXPLX公司生产的专用公司生产的专用PCIPCI接口接口芯片芯片PCI9054PCI9054来完成来完成PCIPCI接口的逻辑功能实现。接口的逻辑功能实现。PCI9054PCI9054是是PLXPLX公司的一种功能强大、使用灵活的公司的一种功能强大、使用灵活的PCI/CPCIPCI/CPCI系统总线的桥接芯片。系统总线的桥接芯片。其主要特性如下：其主要特性如下：

29、支持支持3232位数据、位数据、33MHz33MHz速率的速率的PCIPCI总线，符合总线，符合V2.1V2.1和和V2.2V2.2版的版的PCIPCI规范。规范。包括两个独立的包括两个独立的DMADMA通道，支持局部总线与通道，支持局部总线与PCIPCI主机总线间的相互数据传输，可设主机总线间的相互数据传输，可设置的主从数据传输模式，及置的主从数据传输模式，及PCIPCI的消息传递功能。的消息传递功能。PCI9054PCI9054提供提供PCIPCI总线接口、局部总线接口和外部配置存储器接口。总线接口、局部总线接口和外部配置存储器接口。局部总线有三种工作模式：局部总线有三种工作模式：MM模式

30、、模式、C C模式和模式和J J模式。模式。本地总线的速率高达本地总线的速率高达50MHz50MHz，且本地总线的时钟可以由外部提供，该时钟可以与，且本地总线的时钟可以由外部提供，该时钟可以与PCIPCI时钟异步。时钟异步。本系统采用本系统采用PCI9054PCI9054的主模式传送，当的主模式传送，当FIFOFIFO的半满标志位（的半满标志位（/HF/HF）有效时，启动）有效时，启动PCI9054PCI9054的主控写，把数据从的主控写，把数据从FIFOFIFO由由PCIPCI总线传送到信号处理板。数据传送时，局总线传送到信号处理板。数据传送时，局部总线控制逻辑（部总线控制逻辑（CPLDCP

31、LD）应驱动地址总线、数据总线、读写信号线及地址选通信号，）应驱动地址总线、数据总线、读写信号线及地址选通信号，控制控制PCIPCI局部总线的数据传输。局部总线的数据传输。PCI9054PCI9054会直接将数据存入其内部主控写会直接将数据存入其内部主控写FIFOFIFO，随，随后后PCI9054PCI9054会向会向CPCI/PCICPCI/PCI系统申请系统申请PCIPCI总线控制权，在得到总线控制权后，根据映总线控制权，在得到总线控制权后，根据映射地址自行完成本次写操作。局部总线控制器只需将数据写入射地址自行完成本次写操作。局部总线控制器只需将数据写入PCI9054PCI9054内部内部

32、FIFOFIFO，其后的操作不需要其后的操作不需要CPLDCPLD的参与。的参与。 （）先进先出缓冲（）先进先出缓冲（FIFOFIFO） 由于由于PCI9054PCI9054内部的内部的FIFOFIFO只有只有3232级深度，实时传送高速数据级深度，实时传送高速数据时，时，PCI9054PCI9054的内部的内部FIFOFIFO会很快存满，而外界的数据仍会源会很快存满，而外界的数据仍会源源不断的传送过来，可能会造成数据的丢失，因此必须要扩展源不断的传送过来，可能会造成数据的丢失，因此必须要扩展外部外部FIFOFIFO； （）采集控制芯片（）采集控制芯片（CPLDCPLD） 控制逻辑包括数据采集

33、控制逻辑、控制逻辑包括数据采集控制逻辑、FIFOFIFO控制逻辑和控制逻辑和PCIPCI接口控接口控制逻辑三部分。我们采用制逻辑三部分。我们采用AlteraAltera公司的公司的EPM7128EPM7128来实现系统来实现系统的逻辑控制，并利用的逻辑控制，并利用MaxPlusIIMaxPlusII软件进行设计、仿真和调试。软件进行设计、仿真和调试。实验表明，实验表明，EPM7128EPM7128完全可以满足系统的设计要求，大大提完全可以满足系统的设计要求，大大提高了系统控制电路的集成度。高了系统控制电路的集成度。 3.3.数据采集系统控制和数据采集系统控制和CPLDCPLD设计设计 CPLD

34、CPLD对数据采集系统的控制包括对采集芯片对数据采集系统的控制包括对采集芯片AD9042AD9042的控制、的控制、对对FIFOFIFO的控制以及对的控制以及对PCIPCI接口芯片接口芯片PCI9054PCI9054的控制。其中，对的控制。其中，对PCI9054PCI9054的逻辑控制是设计的重的逻辑控制是设计的重点。点。9.6 总线应用案例图9.18 CPLD控制逻辑流程图在CPLD的协调控制下，PCI9054与FIFO之间就可以以40MHZ的频率进行数据突发传送。数据首先进入PCI9054的内部32级的主模式写FIFO，然后通过PCI总线传送到信号处理模块。突发传输以一帧为单位，一帧传送2

35、048长字，CPLD内部设置计数器，如果计数达到2048以后，就主动向PCI9054发送突发中止信号（/BTERM），以中止本次突发传送。在突发传送过程中，如果CPLD检测到突发中止信号（/BTERM）有效，表示PCI9054主动中止本次突发传送，则CPLD控制逻辑应该使FIFO读允许信号（/REN）无效，停止本次突发数据传送。同时，不停的检测PCI9054的准备好信号（/READY），如果准备好信号有效，则重新发送地址选通信号（/ADS）和地址信号，继续本一帧数据的突发传送。CPLD内部应该设置传送计数器，能够准确的计算出被PCI9054打断以后继续传输的地址。一帧数据传送结束以后，就重新等

36、待FIFO的半满信号（/HF），以启动下一帧的数据传送。本系统应用于某通用雷达信号处理机中，是该雷达信号处理机的重要组成部分。在前端对数据处理之后，在定时时钟的驱动下，对信号进行实时A/D转换，然后，利用PCI总线的高速传送特性，把采集数据送入信号处理模块，进行后续的数字信号处理。工程实践证明，该系统能够可靠的工作，为后续信号处理提供有效的数据。9.6 总线应用案例本章小结 总线是构成计算机系统的互连机构，是多个系统功能部件之间总线是构成计算机系统的互连机构，是多个系统功能部件之间进行数据传送的公共通道，并在争用资源的基础上进行工作。进行数据传送的公共通道，并在争用资源的基础上进行工作。 总线

37、有物理特性、总线有物理特性、功能特性、电气特性、机械特性，因此必须功能特性、电气特性、机械特性，因此必须标准化。微型计算机系统的标准总线从标准化。微型计算机系统的标准总线从SASA总线总线(16(16位，带宽位，带宽8MB/s)8MB/s)发展到发展到EISAEISA总线总线(32(32位，带宽位，带宽33.3MB/s) 33.3MB/s) 和和VESAVESA总线总线(32 (32 位，带宽位，带宽132MB/s)132MB/s)，又进一步发展到，又进一步发展到PCIPCI总线总线(64(64位，带位，带宽宽264MB/s)264MB/s)。衡量总线性能的重要指标是总线带宽，它定义。衡量总线

38、性能的重要指标是总线带宽，它定义为总线本身所能达到的最高传输速率。为总线本身所能达到的最高传输速率。 当代流行的标准总线追求与结构、当代流行的标准总线追求与结构、CPUCPU、技术无关的开发标、技术无关的开发标准。其总线内部结构包含：准。其总线内部结构包含： (1) (1) 数据传送总线数据传送总线( (地址线、数据线、控制线组成地址线、数据线、控制线组成) )； (2)(2)仲裁总线；仲裁总线； (3)(3)中断和同步总线；中断和同步总线；(4)(4)公用线公用线( (电源、地线、时钟、复位等信号线电源、地线、时钟、复位等信号线) )。计算机系统中，根据应用条件和硬件资源不同，信息的传输方式可采用：计算机系统中，根据应用条件和硬件资源不同，信息的传输方式可采用：(1)(1)并行传送；并行传送；(2)(2)串行传送；串行传送；(3)(3)复用传送。复用传送。各种外围设备必须通过各种外围设备必须通过“接口接口”与总线相连。接口是指与总线相连。接口是指CPUCPU、主存、外围设备之间通、主存、外围设备之间通过总线过总线 进行连接的逻辑部件。接口部件在它动态联结的两个功能部件间起着缓冲器和进行连接的逻辑部件。接口部件在它动态联结的两个功能部件间起着缓冲器和