微处理器系统结构与嵌入式系统设计：第5章 存储器系统

1、1第5章 存储器系统6学时2第5章 存储器系统5.1 存储器件的分类（掌握） 按存储介质分类按读写策略分类5.2 半导体存储芯片的基本结构与性能指标（掌握） 随机存取存储器只读存储器存储器芯片的性能指标5.3 存储系统的层次结构（掌握） 存储系统的分层管理虚拟存储器与地址映射现代计算机的多层次存储体系5.4 主存储器设计技术（掌握） 存储芯片选型存储芯片的组织形式地址译码技术存储器接口设计 5.1 存储器分类1.内存储器和外存储器来分类内存储器 半导体存储器外存储器 磁存储器和光存储器 2.按存储载体材料分类半导体材料 半导体存储器：TTL型、MOS型、ECL型、I2L型等磁性材料 磁带存储器

2、、软磁盘存储器和硬磁盘存储器等光介质材料 CD-ROM、DVD等3存储器分类3.按存储器的读写功能分类 读写存储器RWM 、只读存储器ROM4.按数据存储单元的寻址方式分类随机存取存储器RAM 、顺序存取存储器SAM 、直接存取存储器DAM 5.按半导体器件原理分类晶体管逻辑存储器TTL 、发射极耦合存储器ECL 、单极性器件存储器MOS6.按存储原理分类 随机存取存储器RAM 、仅读存储器ROM7.按数据传送方式分类 并行存储器PM、串行存储器SM45.1.1 存储器分类双极型： MOS型掩膜ROM 一次性可编程PROM紫外线可擦除EPROM 电可擦除E2PROM 快闪存储器FLASH易失性

3、 存储器非易失性存储器静态SRAM 动态DRAM存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache；速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。半导体存储器磁介质存储器 磁带、软磁盘、硬磁盘（ DA、RAID）光介质存储器 只读型、一次写入型、多次写入型 5按存储器介质5.1.2 按不同的读写策略分类数据访问方式并行存储器 (Parallel Memory)串行存储器 (Serial Memory)数据存取顺序 随机存取（直接存取）可按地址随机访问；访问时间与地址无关；顺序存取 (先进先出)

4、FIFO、队列(queue) 堆栈存储先进后出(FILO)/后进先出(LIFO)；向下生成和向上生成； 实栈顶SS、堆栈指针SP；6堆栈的生成方式7堆栈建立与操作示例堆栈段起始地址栈底及初始栈顶（a）向下生成堆栈的建立及初始化（b） 入栈操作（实栈顶）（c） 出栈操作（实栈顶） 地址 存储单元10200H10202H10204H10206H10208H1020AH1020CH10230H 00 11 SS 10 20 SP初值 00 30栈顶PUSH AX 12 34PUSH BX 1A B110200H10202H10204H10206H10208H1022CH1022EH10230H 00

5、 11 SS 10 20 SP 00 30栈底堆栈段起始地址12 341A B1 00 2E 00 2CPOP AXPOP BX10200H10202H10204H10206H10208H1022CH 1A B11022EH 12 3410230H 00 11 SS 10 20 SP 00 2C(栈底)堆栈段起始地址00 2E 00 30 1A B1 12 348/4285.2 半导体存储器结构地址译码器：接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址控制逻辑电路：接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。数据

6、缓冲器：寄存来自CPU的写入数据或从存储体内读出的数据。存储体：存储体是存储芯片的主体，由基本存储元按照一定的排列规律构成9地址译码器存储矩阵数据缓冲器012n-101m控制逻辑CSR/Wn位地址m位数据读 写 控 制 逻 辑R/WCE数据缓冲 器（三 态 双 向）d0d1dN-1D0D1DN-15.2.1 RAM芯片的组成与结构（一）该RAM芯片外部共有地址线 L 根，数据线 N 根；该类芯片内部采用单译码（字译码）方式，基本存储单元排列成M*N的长方矩阵，且有M=2L的关系成立；字线0字线M-10,00,N-1M-1,0M-1,N-1地址译码器a0a1aM-1A0A1AL-1地址寄存器D0

7、DN-1位线0位线N-1存储芯片容量标为“M*N”（bit）D0DN-1地址线数据线控制线10RAM芯片的组成与结构（二）该RAM芯片外部共有地址线 2n 根，数据线 1 根；该类芯片内部一般采用双译码（复合译码、重合选择）方式，基本存储单元排列成N*N 的正方矩阵，且有M =22n =N2 的关系成立；0,00,N-1N-1,0N-1,N-1D0D0DN-1DN-1Y0YN-1Y 地 址 译 码 器Y 地 址 寄 存 器AnAn+1A2n-1X地址译码器X0X1XN-1A0A1An-1X地址寄存器DD数据缓冲 器（三 态 双 向）D0读写控制存储芯片容量标为“M*1”（bit）数据线控制线地

8、址线11静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电 平）时，A 、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电 平）时，C 、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。1213D0d0d0CSR/W动态RAM的单管基本存储单元集成度高，但速度较慢，价格低，一般用作主存。行选择线T1B存储电容CA列选择线T2I/O电容上存有电荷时，表示

9、存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）刷新放大器14静态RAM芯片的引脚特性从三总线的角度看：1. 地址线数目A、数据线数目D与芯片容量（MN）直接相关：2A=MD=N2. 控制信号应包括：片选信号和读/写信号所以，6264容量： 21388K8可见6264为RAM芯片715/4215 产品出厂时存的全是1，用户可一次性写入，即把某些1改为0。但只能一次编程。 存储单元多采用熔丝低熔点金属或多晶硅。写入时设法

10、在熔丝上通入较大的电流将熔丝烧断。编程时VCC和字线电压提高5.2.2 可编程只读存储器PROM16紫外线可擦除ROM (UVEPROM) 擦除：用紫外线或X射线擦除。需2030分钟。 缺点：需要两个MOS管；编程电压偏高；P沟道管的开关速度低。 浮栅上电荷可长期保存,在125环境温度下，70%的电荷能保存10年以上。17写入（写0）擦除（写1）读出 特点：擦除和写入均利用隧道效应。 浮栅与漏区间的氧化物层极薄（20纳米以下），称为隧道区。当隧道区电场大于107V/cm时隧道区双向导通。电可擦除的ROM(EEPROM)1827系列EPROM芯片管脚排列A0A15为地址线O0O7为数据线VPP是

11、编程电压输入端，编程时一般接12.5V左右的编程电压。正常读出时，VPP接工作电源 是输出允许,通常连接内存读信号 为片选信号和编程脉冲输入端的复用管脚，在读出操作时是片选信号，在编程时是编程脉冲输入端。编程时，应在该管脚上加一个50ms左右的TTL负脉冲19UV-EPROM操作真值表VPP 功能HXX等待（未选中）XHX输出禁止LLX读出数据LHVPP 编程写入XHVPP 编程验证HHVPP 编程禁止20快闪存储器(Flash Memory) （1）写入利用雪崩注入法。源极接地；漏极接6V；控制栅12V脉冲，宽10 s。 （2）擦除用隧道效应。控制栅接地；源极接12V脉冲，宽为100ms。因

12、为片内所有叠栅管的源极都连在一起，所以一个脉冲就可擦除全部单元。 （3）读出：源极接地，字线为5V逻辑高电平。21FLASH存储器原理上：FLASH属于ROM型，但可随时改写信息功能上：FLASH相当于RAM特点：可按字节、区块（Sector）或页面（Page）进行擦除和编程操作快速页面写入：先将页数据写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页面由内部逻辑控制写入操作，提供编程结束状态具有在线系统编程能力具有软件和硬件保护能力内部设有命令寄存器和状态寄存器内部可以自行产生编程电压（VPP），所以只用VCC供电2228F256芯片引脚功能:A0A16：地址输入线，片内有地址锁存器，在

13、写入周期时，地址被锁存DQ0DQ7：数据输入/输出线 ：片选，低电平有效 ：输出允许输入线，低电平有效VCC：工作电源VPP：擦除/编程电源，当其为高压12.0V时，才能向指令寄存器中写入数据。当VPP 物理地址MMU地址映射表程序空间、逻辑地址空间实存空间、硬件地址空间分页映射30分页技术： 页的大小固定； 虚拟地址到物理地址； 分段技术： 段的大小可变； 逻辑地址到物理地址；315.3.3现代计算机的四级存储结构CPU内部高速电子线路(如触发器)一级：在CPU内部二级：在CPU外部 一般为静态随机存储器SRAM。一般为半导体存储器，也称为短期存储器；解决读写速度问题；包括磁盘（中期存储器）

14、、磁带、光盘（长期存储）等； 解决存储容量问题；其中：cache-主存结构解决高速度与低成本的矛盾； 主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；32寄存器 Cache 主存 辅存现代计算机中的多级存储器体系结构3334寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最大化。Cache高速小容量(几十千到几兆字节)；借助硬件管理对程序员透明；命中率与失效率；35存储器分层结构cache的功效设cache 的存取时间为tc，命中率为h，主存的存取时间为tm，

15、则平均存取时间：ta = tc h +(tc + tm)(1-h)。【例5.1】 某微机存储器系统由一级cache 和主存组成。已知主存的存取时间为80 ns，cache 的存取时间为6 ns，cache的命中率为85%，试求该存储系统的平均存取时间。ta =6 ns85%+80 ns(1-85%)=5.1+12=17.1 nscache的命中率与cache 的大小、替换算法、程序特性等因素有关。cache未命中时CPU还需要访问主存，这时反而延长了存取时间。 36存储器分层结构主（内）存编址方式：字节编址信息存放方式：大/小端系统、对齐方式辅（外）存信息以文件(file)的形式存放，按块为单

16、位进行存取。虚拟存储技术37small endianness38不同宽度数据的存储方式按整数边界对齐存储可以保证访存指令的速度按任意边界对齐存储可以保证存储空间的利用39Cache技术和虚拟存储器技术相同点： 以存储器访问的局部性为基础； 采用的调度策略类似； 对用户都是透明的；不同点：划分的信息块的长度不同； Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现；40/42Cache块：864字节虚拟存储器块：512几十K个字节405.4 主存储器设计技术 确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLAS

17、H等等； 确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量415.4.1 存储芯片选型 思考：若要求扩展64KB容量的内存，以下几种选择哪种最优？ 64K*1的芯片数量N(64K*8)/(64K*1) 1*8片; 8K*8的芯片数量N (64K*8)/(8K*8) 8*1片； 16K*4的芯片数量N (64K*8)/(16K*4) 4*2片； 显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。从总线负载和系统连接来看，第一种选择较好。5.4.2 内（主）存储器的基本结构存储芯片存储模块存储体 进行位扩展 以实现按字节编址的

18、结构 进行字扩展 以满足总容量的要求存储体、地址译码、数据缓冲和读写控制 位扩展：因每个字的位数不够而扩展数据输出线的数目； 字扩展：因总的字数不够而扩展地址输入线的数目，所以也称为地址扩展；并行存储器、多端口存储器、相联存储器等42存储芯片的位扩展64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OA0 A15R/WCSD0D7等效为64K*8A0 A15D0 D7R/WCS用64K1bit的芯片扩展实现64KB存储器 进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列

19、（位线扩展）形成整个模块的数据线（8bit宽度）。 43/4243存储芯片的字扩展用8K8bit的芯片扩展实现64KB存储器64K*8A0 A15D0 D7R/WCS等效为A0 A12R/WD0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 8K*8D07CS 3-8译码器Y0Y1Y7A13 A14 A15 进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线 ， CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线 片选线 。 44存储芯片的字、位同时扩展用

20、16K4bit的芯片扩展实现64KB存储器16K*416K*4A0 A13R/WD0 D3D4 D724译码器A15A14CS64K*8A0 A15D0 D7R/WCS等效为16K*416K*416K*416K*416K*416K*4 首先对芯片分组进行位扩展，以实现按字节编址； 其次设计个芯片组的片选进行字扩展，以满足容量要求；45并行存储器464体交叉存储器片选及字选译码有什么特点？47在下图所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制数值，试问该存储器比单体存储器的平均访问速率提高多少 (忽略初启时的延时) ？(a)1，2，3，4，100 (b)2，4，6，8，200

21、(c)3，6，9，12，300 48 （a）4个存储体访问可以交叉进行，访问速率可达到单体存储器的4 倍。 （b）2个存储体访问可以交叉进行，访问速率可达到单体存储器的2倍。双端口存储器49相联（联想）存储器505.4.3 两级物理地址译码方案读/写控制信号、数据宽度指示信号、传送方式指示信号，等51 假设某系统地址总线宽度为20 bit，现需要将0C0000H 0CFFFFH地址范围划分为8个同样大小的地址空间，提供给总线上的8个模块，试设计相应的译码电路。 模块A19 A16A15A14A13A12A0地址空间(范围)1100000111111111111100000000000000C1

22、FFFH0C0000H1100001111111111111100000000000000C3FFFH0C2000H1100010111111111111100000000000000C5FFFH0C4000H1100011111111111111100000000000000C7FFFH0C6000H1100100111111111111100000000000000C9FFFH0C8000H1100101111111111111100000000000000CBFFFH0CA000H1100110111111111111100000000000000CDFFFH0CC000H1100111

23、111111111111100000000000000CFFFFH0CE000H52全译码电路的实现53部分译码方式 最高段地址不参与译码，将会因此存在地址重叠，且模块地址不连续。 54/4254模块A31 A21A20 A13A12 A0地址空间(范围)XXXXXXXXXXX1011110011111111111110000000000000XXOdd78000H XXOdd79FFFHXXXXXXXXXXX1011111111111111111110000000000000XXOdd7E000H XXOdd7FFFFHXXXXXXXXXXX1011100111111111111110000

24、000000000XXOdd72000H XXOdd73FFFHXXXXXXXXXXX1011010111111111111110000000000000XXOdd6A000H XXOdd6BFFFHXXXXXXXXXXX1010110111111111111110000000000000XXOdd5A000H XXOdd5BFFFHXXXXXXXXXXX1001110111111111111110000000000000XXOdd3A000H XXOdd3BFFFHXXXXXXXXXXX1111110111111111111110000000000000XXOddFA000H XXOddFBFFFHXXXXXXXXXXX0011110111111111111110000000000000XXEven7A000H XXEven7BFFFH线译码方式思考：A20-A13的取值为何是这样的，可以为其他值？注：Odd:十六进制,奇数，Even:十六进制,偶数74LS1383-8译码器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习:分析图中