CPU的主要功能是执行存放在主存储器中的程序即机器指令ppt课件

1、第3章 CPU原理CPU的主要功能是执行存放在主存储器中的程序即机器指令。CPU是由控制器和运算器。学习目的：了解全加器的逻辑式和构造，并行加法器及所采用的进位链、多功能算术逻辑运算部件SN74181的功能。掌握初码定点加减运算、移位操作，了解浮点加减运算、十进制加法运算，掌握无符号整数一位乘法并了解其逻辑实现，掌握无符号整数一位除法，了解浮点乘除运算。学习目的：掌握模型机的根本组成、数据通路及数据传送，掌握微命令的根本方式。了解控制器的功能，掌握指令流程及组合逻辑控制器的任务原理。掌握微型程序控制的概念，了解微指令的编码方式和顺序控制方式，了解微指令的格式。 3.1 算术逻辑运算部件ALUA

2、LU是一种功能较强的组合逻辑电路，有时被称为多功能函数发生器。ALU的中心是加法器。ALU主要完成对二进制代码的定点算术运算和逻辑运算。 3.1.1 加法单元全加器与半加器： An An-1AiA2 A1 A0 Bn Bn-1Bi B2 B1 B0 + Cn Cn-1Ci C2 C1 C0全加器为思索三个输入的加法单元，半加器为思索两个输入的加法单元。 全加和i+向高位的进位Ci低位送进来的进位Ci输入量输出量用半加器构成全加器1半加求和可用异或门实现： 半加和=AiOBi 半加器的逻辑式 半加器又称为异或门2全加器=两个半加，其逻辑式： i=AiOBiOCi C i+1=AiBi+(AiOB

3、i)Ci 因逻辑门电路均存在延迟时间，全加器电路是一个延迟部件，其特性将影响全加器的速度。+ 3.1.2 并行加法器与进位链构造并行加法器：是用n位全加器实现两个n位操作数各位同时相加，其中的全加器的位数与操作数的位数一样。并行加法器的最长时间是由进位信号的传送时间决议的，而每位全加器本身的求和延迟是次要的要素。所以，加快进位的产生和传送是提高其速度的关键。进位链：并行加器中传送进位信号的逻辑线路，称为1. 根本进位公式：C i+1=AiBi+(AiOBi)Ci2. 并行加法器的串行进位：1串行进位的并行加法器是将n个全加器串接起来，就可进展两个n 个位数相加。2串行进位方式：是指相加的进位逐

4、级构成的，每一级的进位直接依赖于前一级的进位。称为行波进位+Gi为进位产生函数Pi为进位传送函数3串行进位的延迟时间较长。4串行进位的逻辑表达式：见教材P61。3. 并行进位先行进位，同时进位1定义：同时构成各级进位信号的方法，称为。2采用并行进位的加法器的运算速度较快，但是以添加硬件逻辑线路为代价的。 3.1.3 ALU举例1. SN74181外特性2. SN74181内部构造3. SN74181功能表4. 用SN74181构成多位的ALU 3.2 运算方法 3.2.1 定点加减运算1. 原码加减运算：原码的加减法较复杂，很少运用，其缘由：1原码的加减运算，因计算机的实践操作取决于指令中的操

5、作码和两个操作数的符号；2运算结果的符号判别也较复杂。2.补码加减运算：1补码加法运算： X补+Y补=X+Y补 两个相加的数无论正负，只需是以补码的方式表示的，那么可按二进制规那么相加。2补码的减法运算： X-Y补=X+-Y补=X补+-Y补符号位作为数的一部分直接参与运算。为Y补的机器负数 由Y补求-Y补机器负数的方法定点小数： -Y补= Y补+2-n例： Y补 =0.01011 -Y补=1.10100+0.00001=1.10101定点整数： -Y补= Y补+1例： Y补 =1001011 -Y补=0110100+1=0110101(3) 补码的运算规那么：参与运算的操作数和运算结果均用补码

6、表示；符号位作为数的一部分直接参与运算；假设指令操作码为加，那么两个数按二进制规那么相加；假设指令操作码为减，那么被减数+减数的机器负数。机器负数的求法见上张幻灯片。3. 溢出判别溢出：指计算机的运算结果超出其所能表示的范围，而发生错误。溢出的分类： 正溢出：运算结果为正且大于所能表示的最大正数。 负溢出：运算结果为负且大于所能表示的最小正数绝对值最大的负数。溢出判别的方法：1采用一个符号位判别：即：当两个同号数相加，假设所得结果与两数符号不同，那么表示溢出。2采用最高有效位的进位判别：即：两正数相加，最高有效位有进位，符号位无进位，阐明运算结果溢出； 两负数相加，最高有效位无进位，符号位有进

7、位，阐明运算结果溢出；以下各判别逻辑式见教材P66-673采用变形补码将符号位扩展为两位，称为变形码。采用变形祉码表示的运算结果，可根据两个符号位能否一致来判别能否溢出。双符号位的含义：00结果为正，无溢出；01结果为正溢出；10结果为负溢出；11结果为负，无溢出。CPU内设的一个形状存放器，其中的溢出位V是用来记录溢出能否发生。 3.2.2 移 位移位操作的分类：按性质分：逻辑、循环、算术按被移位数据长度分：字节、半字节、多倍字节按每次移位的位数分：移1位、移n位n 被移位数据长度1. 逻辑移位：定义：将一组无数值意义的二进制代码进展移位。移位规那么：左移时低位补0,右补移时高位补0。2.循

8、环移位：定义：在闭合移位环路中，在被子移位数据的最高位与最低位之间有移位通路。移位规那么： 循环左移时最高位移到最低位，其他各位依次左移； 循环右移时最低位移到最高位，其他各位依次右移；3. 算术移位：定义：带符号数的移位，移位后数的符号不变而数值变化。移位规那么：1原码移位规那么2补码右移规那么 见教材P68页3补码左移规那么 3.2.3 浮点加减运算 运算规那么及硬件实现1对阶操作2实现尾数的加减运算3结果规格化和判别溢出左规右规4余入操作 3.2.4 十进制加减运算 1. 进制转换2. 直接进展十进制运算： 采用BCD码表示，运算由BCD码运算指令完成。两种方法：见教材P71页。3. B

9、CD码的加法运算“加六校正 3.2.5 定点乘除运算 乘除法运算是计算机的根本运算之一。因乘除法运算 需求更多的硬件支持，并不是一切的计算机都配置这种硬件，但是一切的计算机都能做乘除法运算。实现乘除法运算大致有三种方案。本节只讨论无符号整数一位乘法和除法。实现乘除法运算大致有三种方案：1采用软件实现乘除法运算。 即用原有的运算器设备，运用根本运算指令编制实现乘除法运算的子程序。这种方法适用于小型机、微型机。2在原有运算器根底上添加一些硬件设备来实现乘、除法操作。3设置公用的乘除法器。使设备处置设备公用化，目的是加快运算速度。普通适用于大、中型计算机。1.无符号整数一位乘法 1101 被乘数B

10、1011 乘数C 1101 1101 0000+ 110110001111 乘积 1101 1011 00001101 B共4次右移 0001101 B共3次右移 00000 B共2次右移+ 01101 B共1次右移 10001111 乘积 实现无符号整数一位乘法规那么：将n位乘转换为n次“累加与移位，即每一步只求一位乘数所对应的新部分积，并与原部分积作一次累加，然后右移一位。流程图：见教材P73页，图3-8B存放被乘数、C存放乘数、A初值为0，存放部分积，最后存放乘积高位。用A和C存放器结合右移以存放逐次添加的部分积，并且使每次操作根据的乘数位一直在C的最低位。乘法完成时，A、C存放的是最后

11、乘积，其中C的内容是乘积的低位部分。硬件逻辑原理图：图3-9例：P73，图3-8无符号整数一位乘算法流程框图n位被除数Bn位乘数C，0AC0=1？结 束开 始A，C右移一位A+0AA+BAC0=1？NYNY例3-11：11011011的运算过程： B 1101 被乘数 Ca 0 A 0000 C 1011 乘数 0 0000C0=1 +B 1101 1011 0 1101 0 0110 1101C0=1 +B 1101 1 0011 0 1001 1110C0=0 +0 0000 0 1001 0 0100 1111C0=1 +B 1101 1 0001 0 1000 1111初始形状第一节拍

12、第二节拍第三节拍第四节拍乘积2.无符号整数一位除法由手算法可知：决议商是“1还是“0，根据部分被除数或余数减去除数能否够减。计算机是实现除法运算，就是要处理如何判别够减与否的问题。方法如下：用逻辑线路进展比较判别恢复余数法改良不恢复余数法或加减交替法。见教材P75页恢复余数法：将被除数或余数减去除数，假设所得余数符号位为0即正阐明够减，上商1；假设余数符号位为1即负阐明不够减，上商0加上除数即恢复余数法即：先做减法，假设余数为正，上商1；假设余数为负，上商0，必需恢复原来的余数加上除数。不恢复余数法加减交替法：此法的特点是在运算过程中如出现不够减，那么不用恢复余数，可根据符号，继续向下运算。这

13、样运算时步数固定，控制简单。规那么：当余数为正时，商为1，余数左移一位，减除数；当余数为负时，商为0，余数左移一位，加除数无符号整数不恢复余数除法流程图：见教材P75页，图3-11运算初始时，除数 B，被除数A和C其中A高位、C低位除法完成后商放在C存放器中，余数放在A存放器中。A存放的最高位作为运算中的符号位，用于指示余数的正负。留意：例3-12中第一步A-B=A原-B原=A初-B初= A初+-B初B的机器负数：-B初=B初+1B求反 3.2.6 浮点乘除运算1. 浮点乘法运算阶码相加并判别溢出尾数相乘规格化处置2. 浮点除法运算预置尾数调整求阶差尾数相除 3.3 CPU模型的组成及其数据通

14、路CPU的组成：控制器：完成取指令、分析指令、执行指令的操作。运算部件：实现指令所指定的各种算术逻辑运算操作。各种存放器：用于存放指令、指令地址、操作数及运算结果。CPU内部数据通路：用以衔接CPU内部各部件，为信息提供通路。DALUZBACR0R1R2R3MARMDRIRPCPSWSP地址总线数据总线控制总线主存MI/O接口I/O设备EMAREMDRSMDRALU总线RDWR 3.3.1 根本组成1. 存放器：存放控制信息的存放器，如指令存放器、程序计数器和程序形状字存放器。存放所处置的数据的存放器，如通用存放器和暂存器。存放器的种类：1通用存放器：4个：R0、R1、R2、R3一组可编程访问

15、、具有多种功能的存放器。指令系统为其分配编号，即存放器地址。其本身在逻辑上只需接纳信息、存储信息和发送信息的功能，但经过编程与运算部件的配合可实现多种功能。2暂存器：3个：C、D、ZC用来暂存从主存储器读出的数据D设置在ALU的输入端，用来存放一个操作数，还可暂存从主存储器读出的数据，并设有左移和右移的功能。Z设置在ALU的输出端，用来存放运算结果。指令系统中没有为其分配编号，故不能编址访问。3指令存放器IR：指令存放器IR用来存放当前正在执行的一条指令。IR的输出是控制器产生控制信号的主要逻辑根据。4程序计数器PC：程序计数器又称为指令计数器或指令指针IP。作用是提供指令的地址。具有加1计数

16、功能，并可编程访问。5程序形状字存放器PS：程序形状字存放器又称为标志存放器。作用：用来存放现行程序的运转形状和任务方式，其内容称为程序形状字PSW。PSW是参与控制程序执行的重要根据。6堆栈指针SP：SP用来指示堆栈栈顶的位置，其内容是栈顶单元的地址。SP也是可编程访问的存放。7与主存接口的存放器MAR、MDR：地址存放器MAR用来存放CPU访问主存或I/O接口的地址。MAR衔接地址总线的输出门是三态门。数据存放MDR用来存放CPU与主存或I/O接口之间传送的数据。CPU对主存的控制信号有两个： 读信号RD控制对主存的读操作 写信号WR控制对主存的写操作2. 运算部件：控制ALU运算的控制信

17、号有：ADDSUBANDORXOR加+减 -与或异COMNEGA+1A-1B1求负求反A加1A减1B加（减）13. 总线与数据通路构造：1ALU总线CPU内部采用单总线构造，即设置一组由16根双向数据传送组成的ALU总线CPU内总线，ALU和一切的存放器经过这组公共总线衔接起来。在单总线构造中，CPU的任何两个部件间的数据传送都必需经过这组总线，控制较简单，但传送速度遭到限制。2系统总线：16根地址总线、16根数据总线，以及控制总线。CPU主存接口接口I/O设备I/O设备 常见计算机硬件系统构造总线地址总线数据总线控制总线CPU经过MAR向地址总线提供访问主存单元或I/O接口的地址CPU经过M

18、DR向数据总线发送或接纳数据，以完成与主存单元或I/O接口之间的数据传送。CPU经过控制总线向主存或I/O设备发出或接纳有关控制信号。4. 控制器及微命令的根本方式：1微命令的根本方式微操作命令：是最根本的控制信号，是指直接作用于部件或控制门电路的控制信号，简称微命令。微命令的两种方式：电位型微命令：见教材P81页脉冲型微命令：各存放器均采用同步打入脉冲将ALU总线上的数据打入其中。其种类有：CPR0， CPR1， CPPC， CPIR， CPSP， CPMAR， CPMDR等.2控制器控制器：根本功能就是执行指令，即根据指令产生控制信号序列以命令相应部件分步完成指定的操作。传统控制器的主要部

19、件包括：指令存放器IR、指令译码器、程序计数器PC、形状字存放器PSW、时序系统和微操作信号发生器。计算机的组成框图：输入设备运算器输出设备控制器存贮器控制信号数据信号数据程序结果输入命令操作命令存取数据输出命令存取命令指 令CPU计算机的根本任务原理冯诺依曼原理 3.3.2 数据传送1.存放器之间的数据传送：直接经过ALU总线传送数据，详细传送由输出门和打入脉冲控制。2. 主存数据传送到CPU：经过系统总线传送数据。3. CPU数据传送到主存4. 执行算术或逻辑操作见教材P82页2. 主存数据传送到CPU例如从存储器中取指令到指令存放器IR1PCMAR；2M MDR IR；3. CPU数据传

20、送到主存例如要写入主存的数据在R2中，存储单元地址R1中，那么写一个数据到存储器可经过以下操作序列实现：1R1 MAR2R2 MDR3MDR M4. 执行算术或逻辑操作例如要执行“把存放器R1和R2的内容相加，结果送到R31R1 D2D+R2 Z3Z R3 3.4 时序控制方式计算机中的一条指令的执行过程需求分成读取指令、读取操作数、运算、存放结果等步骤。每一步操作那么是由控制器产生相应的一些控制信号实现的，每条指令都可分解为一个控制信号序列。指令的执行过程就是依次执行一个确定的控制信号序列的过程。时序控制方式就是指微操作与时序信号之间采取保种关系，它不仅直接决议时序信号的产生，也影响到控制器

21、及其它部件的组成，以及指令的执行速度。 3.4.1 指令执行过程1. 指令的分段执行过程1取指令2分析指令3执行指令取操作数执行操作构成下条指令地址2. 指令之间的衔接方式：名称定义特点串行的顺序安排方式是指在一条指令执行完毕后才开始取下条指令这种方式控制简单，但在时间上不能充分利用部件。并行的重叠处理方式是在对现行指令系统运算操作时提前从主存取出下条指令，而不必等当前指令全部执行完。能有效提高设备利用率和运算速度，但若程序需要转移，预取下条指令失败。 3.4.2 时序控制方式时序控制方式就是指微操作与时序信号之间采取保种关系，它不仅直接决议时序信号的产生，也影响到控制器及其它部件的组成，以及

22、指令的执行速度。本节引见: 同步控制方式 同步控制方式的多级时序系统1. 同步控制方式：定义：指各项操作由一致的时序信号进展同步控制，这就意味着各个微操作必需在规定时间内完成，到达规定时间就自动执行后继的微操作。根本特征：是将操作时间分为假设干长度一样的时钟周期也称节拍，要求在一个或几个时钟周期内完成各个微操作。采用范围：CPU内部、CPU、主存、各I/O接口之间.优点：时序关系简单、构造上易于集中，相 应的设计和实现较方便。 缺陷：对时间少的微操作，存在时间上的浪费2. 同步控制方式的多级时序系统：在CPU中为实现同步控制，必需设置一时序系统，以产生一致的时序信号对各种操作进展定时控制。1多

23、时序概念：指在同步控制方式中，通常将时序信号划分几级其中包括指令周期，称为多级时序。在组合逻辑控制器中，是依托不同的时间标志使CPU分步执行指令，其时序信号常划分为3级：机器周期、节拍、时钟脉冲。在微程序控制器中，一条指令对应一段微程序微指令序列，其时序信号划分为2级：节拍、时钟脉冲。CPU每出并执行一条指令,都要完成一系列的操作,这一系列操作所需求的时间通常叫做一个指令周期。简单地说，指令周期是取出并执行一条指令的时间。开场取指令分析指令执行指令取指令执行指令序列时序信号划分为3级：机器周期： 在组合逻辑控制器中，通常将指令周期划分为几个不同的阶段，每个阶段所需的时间，称为机器周期，又称为C

24、PU任务周期或根本周期。节拍时钟周期：将一个机器周期划分假设干相等的时间段，其间仅完成一步根本操作，这个时间段用一个电平信号宽度对应，称为。节拍长度由CPU内部的操作的需求在时序系统中设置节拍发生器，用以产生节拍信号。时钟脉冲：时序系统的根本定时信号。2多级时序信号之间的关系： 见教材P86页，图3-14三级时序信号之间的关系。3时序系统的组成：见教材P87页，图3-15时序系统框图。 3.5 指令的执行与组合逻辑控制器按产生控制信号的方式不同控制器可分：组合逻辑控制器和微程序控制器。组合逻辑控制器：是指产生控制信号即微命令的部件，是用组合逻辑线路来实现。微程序控制器：即将机器指令的操作从取指

25、令到执行分解为假设干个更根本的微操作序列，并将有关的控制信息微命令以微码方式编成微指令，输入控制存储器中。它是早期设计计算机的一种方法，这种方法 是把控制部件看作为产生专门固定时序控制信号的逻辑电路，而逻辑电路以运用最少元件和获得最高操作速度为设计目的。一旦控制部件构后，除非重新设计和物理上对它重新接线，否那么要想添加新的控制功能是不能够的。 3.5.1 模型机的指令系统1 . 指令格式：1双操作数指令2单操作数指令3转移指令可编程存放器7个，编号如下：通用存放器R0R3 000011堆栈指针SP 100程序形状字PSW 101程序计数器PC 111留有一种编码未用，可扩展1102 . 寻址方

26、式 采用定字长指令格式，指令字长16位，操作数字长16位。1立刻数寻址，操作数紧跟着指令，即在指令代码之中；2操作数在存放器中，即存放寻址方式3操作数在主存中，相应的寻址方式有：直接寻址方式，地址紧跟指令给出；存放器间址方式，地址在存放器中；自增型存放器间址方式；自减型存放器间址方式：变址方式。 教材P89页引见了模型机寻址方式简表表3-33. 操作类型：1传送指令 MOV传送，操作码0000 MOV指令可用预置存放器或存储单元内容，还可用进展I/O操作，不再专门设置显示I/O指令。2双操作数算逻指令： ADD加，操作码0001带进位 SUB减，操作码0010带进位 AND逻辑与，操作码001

27、1 OR逻辑或，操作码0100 EOQ异或，操作码0101 3单操作数算逻指令 COM求反，操作码0110 NEG求补，操作码0111 INC加1，操作码1000 DEC减1，操作码1001 SL异或，操作码0101 SR右移，操作码1011 4程序控制类指令 转移指令JMP，操作码1100 前往指令RST，操作码1100 转子指令JSR，操作码1101 3.5.2 模型机的时序系统时序信号划分为3级：任务周期：在组合逻辑控制器中，通常将指令周期划分为几个不同的阶段，每个阶段所需的时间，称为机器周期，又称为CPU任务周期或根本周期或机器周期。节拍时钟周期：将一个机器周期划分假设干相等的时间段，

28、其间仅完成一步根本操作，这个时间段用一个电平信号宽度对应，称为。任务脉冲时钟脉冲：时序系统的根本定时信号。1. 任务周期划分：模型机设置了6种任务周期，分别利用6个周期形状触发器来表示它们的形状。任一时辰只允许一个触发器为1，阐明CPU如今所处的任务周期形状，为该阶段的任务提供时间标志与根据。6种任务周期： 取指周期FT、源周期ST、 目的周期DT、执行周期ET、 中断呼应周期IT、DMA传送周期DMAT1取指周期FT：完成取指所需的操作，与指令操作码无关的公共性操作，但FT终了后将转向哪个任务周期，与FT中取出的指令类型有关。2源周期ST：在ST中将根据指令存放器IR的源地址字段信息进展操作

29、，方式源地址，读取源操作数。3目的周期DT：根据指令存放器IR的目的地址字段信息进展操作。4执行周期ET：根据IR中的操作码执行相应操作。 5中断呼应周期IT：在IT中将直接依托硬件进展关中断、保管断点、转效力入口等操作。中断方式：见教材P92页6DMA传送周期DMAT：在DMAT中，CPU交出系统总线的控制权，改由DMA控制器控制系统总线，实现主存与设之间的数据直接传送。DMA即直接访存方式，其根本思想是在主存储器和I/O设备之间建立直接的数据传送通路。DMA恳求的优先级高于中断恳求。2. 节拍时钟周期：节拍宽度为最长微操作所需的时间，即访问主存操作所需的时间。在时序系统中设置节拍发生器，用

30、以产生节拍信号。节拍发生器由计数器T与节拍译码器组成。3. 任务脉冲：任务脉冲：时序系统的根本定时信号。模型机在每个节拍的未尾发出一个任务脉冲P，作为各种同步脉冲的来源。 3.5.3 指令流程1.取指周期FT：1进入FT的条件初始化置入FT：程序计数器PC置0为开机后的第一条指令地址同时将取指周形状触发器FT置1开放时钟，开场执行取指操作。程序运转过程中，同步打入FT进入FT，D置1 产生同步脉冲CPFT 将1打入 FT终了FT，D置0 产生同步脉冲CPFT 将0打入FTS总清QCDFTFT1-FTRCPFT图319 取指周期形状触发器有3种情况可采用同步方式进入新的取指周期：当一条指令系统终

31、了，即在执行周期FT中，假设不呼应DMA恳求与中断恳求，程序正常执行，接着就转入新的FT，开场执行下一条指令。在中断周期IT这一过渡阶段操作终了后，就应转入中断效力程序，即进入FT。在DMA周期完成一次DMA传送后，假设没有新的DMA恳求，也没有中断恳求，那么恢复执行被暂停的程序，也应进入FT。2取指流程：取指流程图FT0FT1在FT0中先指令地址由PC送入MAR。在FT1中从主存M读出指令代码到MDR再送到指令存放器IR中，因PC的计数功能，所以可同时修正程序计数器PC内容，让PC+1，那么修正后的PC指向紧跟现行指令的下一单元。PCMARMMDAIR，PC+1PC3微操作时间差实现取指流程

32、的每步根本操作与转入下一步操作所需的微命令包括控制电位和脉冲在FT0中要完成PCMAR操作，那么应发控制信号PCOUT和 CPMAR，由它们控制将PC的内容送ALU总线打入MAR中，控制信号T+1，CPT控制转入下一个节拍FT1。在FT1中要完成MMDRIR与PC+1PC操作。控制信号EMAR、RD、SMDR控制从主存中读一个字指令置入MDR，由MDROUT、CPIR将MDR将内容打入IR中。控制信号PC+1，CPPC将PC内容加1计数。2. MOV指令MOV指令流程图包含了各种寻址方式的组合，流程分支的逻辑根据就是指令的寻址方式字段代码。1取指周期FT：完成取指所需的操作，与指令操作码无关的公共性操作，但FT终了后将转向哪个任务周期，与FT中取出的指令类型有关。FT0 PCMAR FT1 MMDAIR，PC+1PCMOV指令取指Ri