数字逻辑设计第5章兰京川资料

1、第5章 组合(zh)逻辑设计实践文档标准和电路定时常用的中规模(gum)组合逻辑器件数字逻辑设计及应用1共七十页内容(nirng)回顾5.1 文档标准信号名和有效电平(din pn)5.2 电路定时传播延迟定时图、定时分析2共七十页信号名、 有效(yuxio)电平、引脚的有效(yuxio)电平信号(xnho)命名方法：应具有特定含义，如采用READY、 GO、ERROR等。信号的有效电平： 信号应有与之对应的有效平，如果 在高电平时完成信号的命名动作（如 READY），或表示命名的含义（如 ERROR），则称信号高电平有效，反 之，则称低电平有效。信号的名称通 常包含有效电平的信息。如READ

2、Y_L3共七十页引脚的有效电平：信号的有效电平是与其对应的电路 输入输出引脚的有效电平一致的。 引脚的有效电平的表示方法是：以 圈表示低电平有效。无圈表示高电 平有效，并认为(rnwi)：电路的逻辑功能 仅发生于逻辑符号的框内，反向圈 仅表示有效电平。理解P223图5-7所表示(biosh)的含义。4共七十页定时(dn sh)图、传播延迟定时图：表明信号作为时间函数的逻辑行为(xngwi)。提供的最 重要信息：输入与输出之间的传播延迟。传播延迟：定义为通路输入端的变化引起通路输出端所 需要的时间。5共七十页xY延迟(ynch)分析：解释表5-2 86（2级）（3级）含义随堂练习(linx)：习

3、题5.13异或门电路符号之一P290图5-736共七十页常用(chn yn)中规模组合逻辑电路译码器编码器多路复用器奇偶校验比较(bjio)器加法器使能输入编码输出编码映射7共七十页5.4 译码器（decoder）二进制译码器使能输入编码输出编码映射n位二进制码2n中取1码2-4译码器Y0Y1Y2Y3I0I1ENYi = EN mi 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输 入EN I1 I2输 出 Y3 Y2 Y1 Y02-4二进制译码器真值表当使能端有效(yuxio)时Yi = mi8共七十

4、页 74x139 EN9共七十页低位高位Yi = EN miG1G2A_LG2B_LENYi_L = Yi = ( EN mi )EN = G1 G2A G2B = G1 G2A_L G2B_L Y0_LY1_LY7_LY2_LY3_LY4_LY5_LY6_LEN10共七十页N0N1N2N3EN_L+5VD0_LD7_LD8_LD15_L用74x138设计(shj)4-16译码器思路： 16个输出(shch)需要 片74x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何时刻只有一片在工作。 4个输入中，哪些位控制片选哪些位控制输入11共七十页思考：用74x13

5、8设计 5-32 译码器32个输出需要多少片74x138？控制(kngzh)任何时刻只有一片工作 利用使能端5个输入的低3位控制输入5个输入的高2位控制片选 利用 2-4 译码器P252 图53912共七十页用译码器和逻辑(lu j)门实现逻辑(lu j)函数F = (X,Y,Z) (0,3,6,7) = (X,Y,Z) (1,2,4,5)对于二进制译码器：Yi = EN mi 当使能端有效(yuxio)时，Yi = mi对低电平有效输出：Yi_L = Yi 当使能端有效时，Yi_L = mi = MiABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x13813共七十页用译码器和逻辑

6、门实现(shxin)逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF = (X,Y,Z) (0,3,6,7)当使能端有效(yuxio)时Yi = mi14共七十页用译码器和逻辑门实现(shxin)逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF = (X,Y,Z) (0,3,6,7)15共七十页= M1 M2 M4 M5= m1 m2 m4 m5F = (X,Y,Z) ( 1, 2, 4, 5 )ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VF16共七十页二十进制译码器输入(sh

7、r)：BCD码输出：十中取一码Y0Y9I0I1I2I3多余的6个状态如何(rh)处理？输出均无效：拒绝“翻译”作为任意项处理 电路内部结构简单17共七十页二-十进制译码器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1

8、 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪码任 意 项18共七十页七段显示(xinsh)译码器abcdefgdp公共阴极abcdefgdp常用(chn yn)的有：半导体数码管

9、（LED）液晶数码管（LCD）abcdefgdp公共阳极19共七十页七段显示(xinsh)译码器输入(shr)信号：BCD码（用A3A2A1A0表示）输出：七段码（的驱动信号）a g 1 表示亮，0 表示灭abcdefg11111101101101001111120共七十页七段显示(xinsh)译码器的真值表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0

10、1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g012345678910111213141521共七十页BCD - 七段显示(xinsh)译码器的卡诺图Ya = A3A2A2A0 + A3A1 + A2A0Yb = A3A1 + A2A1A0 +

11、A2A1A022共七十页BCD - 七段显示(xinsh)译码器的卡诺图Yc = A3A2 + A2A1A0Yd = A2A1A0 + A2A1A0 + A2A1A023共七十页BCD - 七段显示(xinsh)译码器的卡诺图Ye = A2A1 + A0Yf = A3A2A0 + A1A0 + A2A124共七十页BCD - 七段显示(xinsh)译码器的卡诺图Yg = A3A2A1 + A2A1A0逻辑图：P261 图54525共七十页回顾(hug)：组合电路的综合要求设计一个七段显示译码器逻辑抽象，得到真值表选择器件类型采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换(binh

12、un)为标准和形式电路处理，得到电路图26共七十页5.5 编码器（encoder）二进制编码器A0A1A2I0I1I71 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A03位二进制编码器的真值表2n个输入n个输出27共七十页5.5 编码器（encoder

13、）A0 = I1 + I3 + I5 + I7A1 = I2 + I3 + I6 + I7A2 = I4 + I5 + I6 + I7前提：任何时刻只有 一个(y )输入端有效。问题：当某时刻出现(chxin)多个输入有效？优先级（priority）1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I

14、2 I3 I4 I5 I6 I7A2 A1 A03位二进制编码器的真值表28共七十页优先(yuxin)编码器A2A1A0IDLEI7I6I5I4I3I2I1I0将 I0I7 转换为 H0H7，保证其中，任何时刻只有(zhyu)一个有效H7 = I7H6 = I6 I7H5 = I5 I6 I7H0 = I0 I1 I2 I6 I7A2 = H4 + H5 + H6 + H7A1 = H2 + H3 + H6 + H7A0 = H1 + H3 + H5 + H7数大优先 如果没有输入有效，则 IDLE 为1 IDLE = I1 I2 I6 I729共七十页输入输出使能输出，用于级联EO选通输出G

15、SEI_L有效没有输入请求EO_L有效使能输入EIEI_L有效有输入请求GS_L有效P265 图550 表52330共七十页A2A1A0GSEOEII7I0A2A1A0GSEOEII7I0Q15_LQ8_LQ7_LQ0_LY0Y1Y2Y3GS2个74x148级联为164优先(yuxin)编码器31共七十页输入：由864，需8片74x148每片优先级不同（怎样实现？） 保证高位(o wi)无输入时，次高位(o wi)才工作 高位芯片的EO端接次高位芯片的EI端用8-3优先(yuxin)编码器74x148级联为64-6优先编码器A2A1A0GSEOEII7I0片间优先级的编码 利用第9片74x14

16、8 每片的GS端接到第9片的输入端 第9片的输出作为高3位（RA5RA3）片内优先级片间优先级 输出：6位低3位高3位8片输出A2A0通过或门作为最终输出的低3位RA2RA032共七十页分析判定优先级电路：（利用(lyng)74x148 ） 8个_电平有效输入I0_LI7_L，_的优先级最高 地址输出A2A0，_电平有效 若输出AVALID高电平有效，则表示_A2A1A0GSEOEI74x148I7I0I0_LI7_LA2A1A0AVALID低I0_L至少有一个(y )输入有效高P328 5.4833共七十页5.6 三态器件(qjin)三态缓冲器（三态驱动器）74x125：低电平使能，输出(s

17、hch)不反相74x126：高电平使能，输出不反相独立使能74x541：两个公共使能端，低电平使能， 施密特触发输入，输出不反相（P272图5-57） 标准SSI和MSI三态缓冲器34共七十页ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SSRC1SSRC2冲突(chngt)（fighting）利用(lyng)使能端进行时序控制三态器件允许信号共享单个“同线”（party line）典型的三态器件，进入高阻态比离开高阻态快P0P1P7SDATA35共七十页EN1EN2_L, EN3_Lmax(tpLZmax, tpHZmax)min(tp

18、ZLmin, tpZHmin)SSRC2:001237SDATAP0P1P2P3P7截止时间36共七十页A1A8G1G2Y1Y774x541DB0:7A1A8G1G2Y1Y774x541数据总线（ Data Bus ）的表示法37共七十页A1B1DIR利用三态缓冲器实现(shxin)数据双向传送总线(zn xin)收发 P273图559DIRG_L38共七十页5.7 多路复用器（multiplexer）又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下， 从多个输入数据中选择其中一个作为(zuwi)输出。ENSELD0Dn-1YEnable 使能Select 选择(xunz)n个

19、1位数据源数据输出（1位）ENSELD0Dn-1Y使能选择n个b位数据源数据输出（b位）39共七十页EN_L C B A Y Y_L1 X X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1 0 1D0 D0D1 D1D2 D2D3 D3D4 D4D5 D5D6 D6D7 D78输入1位多路复用器74x151真值表ABC40共七十页输入G_L S1 X0 00 1 0 0 0 01A 2A 3A 4A1B 2B 3B 4B2输入4位多路复用器74x157真值表输出1Y 2Y 3Y 4Y1A2A3A4A41共七十页1G_L 2G

20、_L B A 1Y 2Y1 1 X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 1 0 01C0 2C01C1 2C11C2 2C21C3 2C31C0 01C1 01C2 01C3 0 0 2C0 0 2C1 0 2C2 0 2C34输入2位多路复用器74x153真值表双4选1AB1G2G42共七十页扩展(kuzhn)多路复用器扩展位如何实现8输入，16位多路复用器？由8输入1位8输入16位需要16片74x151， 每片处理输入输出中的1位选择端连接到每片的C,B,A注

21、意：选择端的(dund)扇出能力 （驱动16个负载）ENYYABCD0D743共七十页扩展(kuzhn)多路复用器扩展数据输入端的数目如何实现32输入，1位多路复用器？数据输入由832，需4片如何控制选择输入端？ 分为(fn wi)：高位低位高位译码器进行片选低位接到每片的C,B,A4片输出用或门得最终输出ENYYABCD0D744共七十页D0D1D2D3D4D5D6D7A0A1A2Y用双4选1数据(shj)选择器构成8选1一位数据选择器45共七十页用数据选择器设计(shj)组合逻辑电路当使能端有效(yuxio)时，最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻

22、辑函数 F = (A,B,C)(0,1,3,7)CBAVCCF46共七十页YZWX00 01 11 10000111101111111YWX00 01 11 100110ZZZZZ0思考：利用74x151实现逻辑函数F = (W,X,Y,Z)(0,1,3,7,9,13,14)降维：由4维3维47共七十页ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用74x151实现F = (W,X,Y,Z)(0,1,3,7,9,13,14)0 2 6 4 1 3 7 5 YWX00 01 11 100110ZZZZZ0说明：用具有(jyu)n位地址输入端的多路复用器，可以产生任何

23、形式的输入变量数不大于n+1的组合逻辑函数。48共七十页多路分配器（demultiplexer）把输入(shr)数据送到m个目的地之一多路复用器SRCASRCBSRCZ多路分配器BUSDSTADSTBDSTZSRCSELDSTSELDST : destinationSRC : sourceSEL : select49共七十页利用带使能端的(dund)二进制译码器作为多路分配器ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138DST0_LDST7_L数据(shj)输入 SRCEN_L利用74x139实现2位4输出多路分配器（P285）DSTSEL0DSTSEL1DSTSEL2地址

24、选择 利用使能端作为数据输入端数据输入 SRCEN_L50共七十页5.8 奇偶校验电路(dinl)奇校验电路（odd-parity circuit）如果输入有奇数(j sh)个1，则输出为1。偶校验电路（even-parity circuit）如果输入有偶数个1，则输出为1。回顾：用什么可以判断1的个数？A0 A1 An = 1 变量为1的个数是奇数0 变量为1的个数是偶数奇校验电路的输出反相就得到偶校验电路n个异或门级联，形成具有n+1个输入和单一输出的电路51共七十页回顾(hug)异或、同或运算AB=(AB) AB=AB AB=AB对于异或门、同或门的任何2个信号(xnho)（输入或输出）

25、都可以取反，而不改变结果的逻辑功能（P290 图5-73）F=ABABFABFABABFFF=ABF=(AB)F=(AB)52共七十页I1I2I3I4INODD菊花链式连接I1I2I3I4IMINODD树状连接9位奇偶校验发生器74x280（P291 图575）53共七十页9位奇偶校验发生器74x280（P291 图575）ABCDEFGHIEVENODD74x28054共七十页奇偶校验的应用(yngyng)用于检测代码在传输和存储过程中是否出现(chxin)差错AEVENODD74x280HIAEVENODD74x280HI发端收端DB0:7DB0:7ERROR发端保证有偶数个1收端 ODD

26、 有效表示出错奇数EVEN55共七十页5.9 比较(bjio)器（comparator）比较2个二进制数值并指示(zhsh)其是否相等的电路等值比较器：检验数值是否相等数值比较器：比较数值的大小（,=,B（A=1, B=0）则 AB=1 可作为输出(shch)信号 AB3)LT = EQ GT = ( EQ + GT )或 (A3 = B3) (A2 = B2) (A1B1)或 (A3 = B3)(A2 = B2)(A1 = B1) (A0B0)或 (A3 = B3) (A2B2)A3 B3A2 B2A1 B1A0 B0+60共七十页74x854位比较(bjio)器74x85A0A1A2A3A

27、LTBINAEQBINAGTBIN级联输入，用于扩展ALTBOUT = (AB高位A高位=B高位 & A低位B低位ABAEQBOUT = (A=B)AEQBINAGTBOUT = (AB) + (A=B)AGTBIN61共七十页比较(bjio)器的串行扩展XD11:0YD11:03:07:411:8XY+5VABIABOA0A3B0B374x85ABIABOA0A3B0B374x85ABIABOA0A3B0B374x853片74x85构成(guchng)12位比较器低位高位62共七十页P0P1P2P3P4P5P6P78位比较(bjio)器74x682内部(nib)逻辑图：P300 图3-84问

28、题1：怎样表示以下输出？ 高电平有效：P DIFF Q 高电平有效：P EQ Q 高电平有效：P GE Q 高电平有效：P LT Q （P301 图5-85）GELT问题2：能否扩展？注意：没有级联输入端63共七十页3片74x682构成(guchng)24位比较器P0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQ7:015:823:16P23:0Q23:0PEQQPGTQ比较器的并行(bngxng)扩展P338 6.1.4P340 图6-764共七十页5.10 加法器半加器（half adder）和 全加器（full adder）0 0 0 00 1 0

29、 11 0 0 11 1 1 0ABSCO半加器真值表相加的和：S = AB + AB = A B向高位(o wi)的进位：CO = AB0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CIXYSCO全加器真值表65共七十页5.10 加法器SCOXYCIS = X Y CIXY半加器（half adder）和 全加器（full adder）00100111CIXY00 01 11 1001COXCICO = + +YCI= XY + (X+Y)CI0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01