数电课程设计报告

1、-. z*理工大学数字电子技术课程设计说明书1课程设计任务书学生：耿泽浩专业班级：通信1305班指导教师：政颖工作单位：信息工程学院题目:多功能数字钟电路设计初始条件：本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等，也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。要求完成的主要任务: 根本功能：1、准确计时，以数字形式显示时、分、秒的时间；2、小时得计时为十二进制或二十四进制，分和秒的计时要求为60进制；3、校正时间。扩展功能：1、定时功能；2、整点报时功能；3、仿播送电台整点报时。时间安排：1、2015年7月2日，做课设具体实施方案与课程设计报告格式的要

2、求说明。2、2015年7月2日至2015年7月5日，查阅相关资料，确定方案，仿真调试。3、2015年7月5日至2015年7月8日，焊接实物，电路调试和设计说明书撰写。4、2015年7月9日上交课程设计成果及报告，同时进展辩论。课设答疑地点：鉴主十七楼七号实验室指导教师签名：年月日系主任或责任教师签名：年月日-. z目录TOC o 1-4 h u HYPERLINK l _Toc207 摘要 PAGEREF _Toc207 1 HYPERLINK l _Toc17303 Abstract PAGEREF _Toc17303 1 HYPERLINK l _Toc10569 1 系统原理框图 PAG

3、EREF _Toc10569 1 HYPERLINK l _Toc31746 2 方案设计与论证 PAGEREF _Toc31746 1 HYPERLINK l _Toc3735 2.1 振荡器 PAGEREF _Toc3735 1 HYPERLINK l _Toc13318 2.2 分频器 PAGEREF _Toc13318 1 HYPERLINK l _Toc29664 2.3 时分秒计数器 PAGEREF _Toc29664 1 HYPERLINK l _Toc3281 2.4 校时电路 PAGEREF _Toc3281 1 HYPERLINK l _Toc15791 2.5 定时控制电

4、路 PAGEREF _Toc15791 1 HYPERLINK l _Toc26737 3 单元电路的设计 PAGEREF _Toc26737 1 HYPERLINK l _Toc24263 3.1 译码及驱动显示电路的设计： PAGEREF _Toc24263 1 HYPERLINK l _Toc14450 3.2 时钟电路的设计 PAGEREF _Toc14450 1 HYPERLINK l _Toc29274 3.3 时钟脉冲电路的设计 PAGEREF _Toc29274 1 HYPERLINK l _Toc12143 3.4 校时电路的设计 PAGEREF _Toc12143 1 HY

5、PERLINK l _Toc11831 3.5 闹钟电路的设计 PAGEREF _Toc11831 1 HYPERLINK l _Toc30265 3.6 报时电路的设计 PAGEREF _Toc30265 1 HYPERLINK l _Toc24018 4 仿真结果及分析 PAGEREF _Toc24018 1 HYPERLINK l _Toc541 4.1 仿真结果 PAGEREF _Toc541 1 HYPERLINK l _Toc30248 4.2 仿真结果分析 PAGEREF _Toc30248 1 HYPERLINK l _Toc24755 4.2.1 时钟脉冲仿真结果 PAGER

6、EF _Toc24755 1 HYPERLINK l _Toc20668 4.2.2 时钟电路和校时电路仿真 PAGEREF _Toc20668 1 HYPERLINK l _Toc9879 4.2.3 闹钟电路及报时电路仿真 PAGEREF _Toc9879 1 HYPERLINK l _Toc6573 5 实物焊接及调试 PAGEREF _Toc6573 1 HYPERLINK l _Toc2218 6 收获及体会 PAGEREF _Toc2218 1 HYPERLINK l _Toc15991 7 元件清单 PAGEREF _Toc15991 1 HYPERLINK l _Toc5368

7、 8 参考文献 PAGEREF _Toc5368 1-. z摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置与机械式时钟相比具有更高的准确性和直观性、且无机械装置、具有更长的使用寿命。因此得到了更加广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。数字式闹钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字式闹钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字式闹钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。数字式闹钟适

8、用于自动打铃、自动播送，也适用于节电、节水及自动控制多路电器设备。关键词：数字式闹钟；组合逻辑电路；时序逻辑电路。AbstractDigital clock is a kind of when using a digital circuit technology, minutes and seconds timer device has higher accuracy pared with the mechanical clock and intuitive, and no mechanical device, has a longer service life. So has been mo

9、re widely used. Digital clock in principle is a typical digital circuit, including the binational logic and sequential circuits. Digital alarm clock is a kind of when using a digital circuit technology, minutes and seconds timing device, has higher accuracy pared with the mechanical clock and intuit

10、ive, and no mechanical device, has a longer service life, therefore has been widely used. Digital clock in principle is a typical digital circuit, including the assembly logic circuit and sequential circuits. At present, the digital alarm clock function is stronger and stronger, and there are a vari

11、ety of special selection of large scale integrated circuit. Digital alarm clock is suitable for automatic ringing the bell, automatic radio, can also be applied to electricity saving, water saving and automatic control multi-channel electrical equipment. Keywords: digital alarm clock; binational log

12、ic circuit; Temporal logic circuit. 多功能数字钟的设计与实现系统原理框图时电路个位分电路十位分电路个位秒电路十位秒电路个位时钟脉冲分电路校时时电路校时闹钟比拟器闹钟比拟器闹钟比拟器时电路十位闹钟比拟器扬声器电路图1 系统原理框图方案设计与论证振荡器方案一：振荡器的频率越高，计时精度越高。通常选用石英晶体构成振荡器电路如图2。石英晶体振荡器的作用是产生时间标准信号，因此一般采用石英晶体振荡器经过分频得到这一时间脉冲。图2 石英晶体振荡器如果精度要求不高也可以采用由集成逻辑门与R、C组成的时钟源振荡器或由集成电路定时器555与R、C组成的多谐振荡器。方案二:定时

13、器555与RC组成的多谐振荡器作为时间标准信号源。图3 555振荡器综上分析，选择方案二，用555组成的脉冲产生电路作为信号源，他工作稳定而且误差较小，在本次课设中可以较好的满足要求。分频器分频器的功能主要有两个：一是产生标准脉冲信号二是提供功能扩展电路所需要的信号，如仿电台报时用的1KHz的高音频信号和500KHz的低音频信号等。因此，可以选用3片我们较熟悉的中规模集成电路计数器74LS90可以完成上述功能。因每片为1/10分频，3片级联则可获得所需要的频率信号，即每1片Q0端输出频率为500Hz,每2片Q3输出为10Hz，每3片的Q3端输出1Hz。时分秒计数器一般采用10进制计数器来实现时

14、间计数单元的计数功能。为减少器件使用数量，可选74LS90，其部逻辑框图如图4所示。该器件为双2-5-10异步计数器，并且每一计数器均提供一个异步清零端高电平有效。图4 74LS90内部逻辑图秒个位计数单元为10进制计数器，无需进制转换，只需将0与1下降沿有效相连即可。0下降沿有效与1Hz秒输入信号相连，可作为向上的进位信号与十位计数单元的0相连。秒十位计数单元为6进制计数器，需要进制转换,可以利用74LS90的有两个清零端的特点，在不用门电路的情况下实现10进制转6进制，具体电路见下面设计图。分个位和分十位计数单元电路构造分别与秒个位和秒十位计数单元完全一样。时计数单元电路是一个24翻1的特

15、殊进制计数器，即当数字钟运行到23时59分59秒，秒的个位计数器再输入一个脉冲时，数字钟应自动显示00时00分00秒，实现日常生活习惯用的计时规律。校时电路方案一：通常，校正时间的方法是：首先截断正常的计数通路，然后再进展人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图5所示为所设计的校时电路。图5校时电路1方案二：校时电路是有与非构成的组合逻辑电路，开关S1或S2为0或1时，可能会产生抖动，接电容C

16、1、C2可以缓解抖动。图6 校时电路2定时控制电路方案一：例要求上午7时59分发出闹时信号，持续时间1分钟。解7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1=0111,分十位计数器的状态为Q3Q2Q1Q0M2=0101，分个位计数器的状态为Q3Q2Q1Q0M1=1001。假设将上述计数器输出为1的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后即8点时停响。所以闹时控制信号Z的表达式为1.1式中，M为上午的信号输出，要求M=1。如果有与非门实现式1.1所表示的逻辑功能，则可以将Z进展布尔代数变换，即1.2实现上式的逻辑电路如图6所示，其中

17、74LS20位四输入2与非门，74LS03为集电极开路OC门的2输入4与非门，因OC门的输出端可以进展线与,使用时在它们的输出端与电源+5V端之间应接一电阻Rp,Rp的值通过计算，取RL=3.3k欧姆。如果控制1kHz高音和驱动音响电路的两级与非也采用OC门，则Pp的值应重新计算。图7 闹时电路方案二利用数字电子技术根底中的所学过得知识，4片4位数值比拟器74LS85串联比拟时、分的十位个位，当时间到达与所定时的时间一样时，即A=B时，输出高电平，从而驱动音响电路。综上所述，方案二利用4片数值比拟器74LS85芯片串联法时，可以很方便的定时。而且思路很简单，易实施。单元电路的设计译码及驱动显示

18、电路的设计：电路由数码显示管和译码器组成。译码器选择CD4511，其中a b c d 为 BCD 码输入，a为最低位。LT为灯测试端，加高电平时，显示器正常显示，加低电平时，显示器一直显示数码8，各笔段都被点亮，以检查显示器是否有故障。ag是 7 段输出，可驱动共阴LED数码管。芯片引脚图及功能表如图：图9 CD4511功能图图8 CD4511管脚图电路由秒、分、时三局部单元电路构成，全部采用两块74LS90芯片进展级联扩展。利用异步清零法，得到秒和分六十进制计数器以及时二十四进制计数器。芯片由下降沿触发，通过反应可实现清零状态，实现循环。芯片引脚图以及功能表如下：图11 74LS90管脚图图

19、10 74LS90功能图时钟电路的设计状态起始时，由R01、R02直接进入清零状态，当R91、R92均置0时，在CP脉冲信号作用下，电路开场进入计数状态。秒和分电路个位为十进制计数器，可09循环，当个位循环一次，取其高位QD连接CPA，在下降沿作用下，实现十进制进位操作。秒和分电路十位为六进制计数器，可05循环。循环一次后利用下一状态的暂态控制R01、R02使电路实现清零操作。时电路为二十四进制计数，利用同样思路实现。将秒和分电路的十位QC端接下一电路的个位CPA端可实现电路之间的进位操作。电路完成一次大循环，数码管显示23：59：59，时电路反应控制R01、R02使状态回到起始00：00：0

20、0。时钟电路原理图如下：图12时钟电路时钟脉冲电路的设计时钟脉冲电路由LM555和74LS90芯片组成。下面分别是555的部逻辑图、管脚图和功能表。图13 555内部逻辑图图14 555管脚图图15 555功能表图16 时钟脉冲电路脉冲电路选择由LM555组成的多谐振荡器发出1Khz脉冲，再经过由计数器74LS90组成的分频器，分出1hz脉冲。电路如下：分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。分频电路由3个74LS90计数器进展三次分频。7490是二五十进制异步计数器，将计数器组合成为十进制输出计数器，只需将CP1与Q0接，以CP0做输入，则Q3为十进制

21、输出。电路原理图(如图16)1khz脉冲由第一块芯片的INA输入，1hz脉冲由第三块芯片的QD输出。校时电路的设计当数字钟接通电源或者计时出现误差时，需要校正时间。校时是数字钟应具有的根本功能。对校时电路的要，在小时校正事不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时电路由开关控制，使计数器对1Hz的校时脉冲计数。电路图如下：图17 校时电路其中，A端输入1Hz标准时钟脉冲，D、E端分别接入分和秒电路的十位进位脉冲，C、B接至时和分的个位计数器端。电路S2为校分用的控制开关，S1为校时用的控制开关。闭合开关进展校时。闹钟电路的设计闹钟电路采用四个74LS85数据选择芯片串联。

22、数值比拟器就是对两数A、B进展比拟，以判断其大小的逻辑电路。比拟结果有AB、AB、IAB和IA=B是它们的比拟结果。设置低位数比拟结果输入端是为了能与其他数值比拟器连接，以便组成位数更多的数值比拟器。本电路将时和分电路的四个输出端从高到低接到85芯片的A0A1A2A3，芯片的B0B1B2B3端接至四位拨码开关。利用拨码开关的四位上下电平输入组成一个十六进制的控制端。四个85芯片采用级联形式，当四个芯片的A=B端同时满足时，最后一个芯片的A=B端输出高电位。图19 闹钟电路原理图如下：报时电路的设计报时电路利用分秒电路的脉冲，将分电路十位的74LS90芯片QA、QC输出端，个位的QA、QD输出端

23、以及秒电路十位的QA、QC六个信号输入端共同接入一个六位输入与门。当六个脉冲都为高电平时，与门输出高电平，三极管导通，扬声器发声。同时利用单刀双掷开关可关闭报时功能。在仿真过程中使用六位输入与门，实际操作中可利用二位输入的与非门实现。电路图如下：图20 报时电路注：或门的另一端为闹钟电路的脉冲输入仿真结果及分析仿真结果总电路仿真如下：图21 总电路图该电路图实现了时以24进制，分和秒以60进制的准确计时，通过开关S1、S2分别实现时、分的校时。并且通过4片四位数值比拟器完成了可以任意定时的功能。以及完成了整点报时的功能。仿真结果分析时钟脉冲仿真结果用示波器观察555芯片组成的多谐振荡器发出的脉

24、冲信号如图：图22 1kHz脉冲由仿真结果可知，555芯片组成的多谐振荡器可稳定得发出频率为1Khz的方波脉冲。其可以提供扩展电路所需要的信号。将此脉冲信号经过分频器分频，脉冲信号波形如下：由于经三次分频的1Hz脉冲信号在仿真过程中由于时间过长不易采集，所以此处的波形为经过两次分频后的频率为10hz的脉冲信号图23 10Hz脉冲时钟电路和校时电路仿真将时钟脉冲接入时钟电路，对电路进展仿真在实际仿真过程中选择使用100hz脉冲减少仿真等待时间。仿真图如下：图24 时钟仿真图利用校时电路快速观察时电路和分电路的进位情况，仿真显示分电路和秒电路在显示59时下一状态跳转至00。时电路在显示23时下一状态跳转至00，成功实现二十四进制和六十进制的进位。闭合校时电路开关，可以实现分电路和时电路以秒电路的频率计时，校时电路成功。闹钟电路及报时电路仿真将闹钟电路的拨码开关调成11：11状态，用示波器观察闹钟电路输出波形，波形如下：图25 闹钟仿真图利用校时电路将分和时电路与秒电路以同一频率计时以缩短仿真时间，可观察到当显示11：11时，电路产生一个一分钟的脉冲。闹钟响铃一分钟。用同样的方法模拟整点报时的情况，利用校时电路加快分电路计时，仿真波形如下：图 26整点报时仿真图当分秒电路显示59：50，报时电路会产生一