VHDL实用培训教材

1、第14章电子设计竞赛实例介绍本章首先介绍97年全国大学生电子设计竞赛赛题之一数字频率计的设计示例主要基于杭州电子工业学院获得一等奖的设计方案本项设计比较能反映设计者的电子技术基础理论软硬件设计知识和 EDA技术的应用能力等方面的基本技能然后介绍与之相关的通用开发板功能等精度频率计基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低在实用中有较大的局限性 而等精度频率计不但具有较高的测量精度而且在整个频率区域保持恒定的测试精度本项设计的基本指标为万分之一频率测试功能测频范围0.1Hz 70MHz 测频精度测频全域相对误差恒为百(2)周期测试功能信号测试范围与精度要求与测频功能相同脉宽测

2、试功能测试范围0.1 s 1s测试精度0.01 s(4)占空比测试功能测试精度19914.1.1测频原理等精度测频的实现方式可以简化为图14-1 来说明 图中预置门图 14-1基于ispLSI的等精度测频法原理框图控信号是宽度为 Tpr的一个脉冲CNT1和CNT2是两个可控计数器 标准频率彳言号从 CNT1的时钟输入 端CLK输入其频率为Fs 经整形后的被测信号从 CNT2的时钟输 入端CLK输入设其真实频率值为Fxe 测量频率为Fx当预置门控信号为高电平时经整形后的被测信号的上沿通过D触发器的Q端同时启动计数器CNT1和CNT2 CNT1 CNT2分别对被测信号 (频率为Fx )和标准频率信

3、号 C频率为Fs）同时计数当预置门信号为低电平时随后而至的被测信号的上沿将使这两个计数器同时关闭 设在一次预置门时间 Tpr中对被测信号计数值为 数值为Ns则下式成立Nx 对标准频率信号的计由此可推得其误差分析如下若设所测频率值为Fx / Nx = Fs / Ns Fx = ( Fs / Ns )Nx(14-1)(14-2)Fx 其真实值为Fxc数的起停时间都是由该信号的上跳沿触发的 时间内Fs的计数Ns最多相差一个脉冲标准频率为Fs 在Tpr时间内对| et |在一次测量中Fx的计数Nx 则下式成立由于Fx计 无误差在此Fx/Nx = Fs / NsFxe / Nx = Fs / (Ns+

4、由此可分别推得Fx = (Fs / Ns)Fxe = Fs / (Ns+et)Nx根据相对误差公式有FxeFxeet ) |Fxe-Fx|Nx(14-3)(14-4)(14-5)(14-6)Fxe(14-7)将式(14-5)(14-6)代入式- 14-7）并整理得| et |FxeFxe 1| et|Ns| et|NsFxeFxe由上式可以得出以下结论ns = TprFs(14-8)1Ns(14-9)1 Ns(14-10)(14-11)(2)(4)相对测量误差与频率无关增大Tpr或提高Fs 可以增大Ns 减少测量误差标准频率误差为Fs/Fs由于晶体的稳定度很高等精度测频方法测量精度与预置门宽度

5、和标准频率有关提高测量精度标准频率误差可以进行校准在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下 量精度不变而常规的直接测频法精度随着被测信号频率的下降而下降高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生电路14.1.2测频专用模块工作原理和设计与被测信号的频率无关等精度测量法的测 测试电路可采用根据以上给出的等精度测频原理利用VHDL设计的测频模块逻辑结构如图14-2所示各模块功能和工作步骤如下1.测频/测周期实现被测信号脉冲从CONTRL模块的FIN端输入标准频率信号从CONTRL的FSD端输入CONTRL的CLR是此模块电路的工作初始化信号输入端在进行频率或周期

6、测量时完成如下步骤(1)令TF=0 选择等精度测频然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化(2)由预置门控信号将 CONTRL的START端置高电平预置门开始定时 此时由被测信号的上沿打开计数器 CONT1进行计数 同时使标准频率信号进入计数器CONT2(3)预置门定时结束信号把 CONTRL的START端置为低电平(由单片机来完成I 1在 被测信号的下一个脉冲的上沿到来时CONT1停止计数 同时关断CONT2对Fs的计数(4)计数结束后 CONTRL的EEND端将输出低电平来指示测量计数结束单片机得图14-2测频模块逻辑图到此信号后 即可利用ADRB ADRA分别

7、读回CONT1和CONT2的计数值 并根据等精度 测量公式进行运算计算出被测信号的频率或周期值2控制部件设计若FIN端来一个上沿则如图14-3所示 当D触发器的输入端 START为高电平时Q端变为高电平导通FIN 0CLK1和FSD0CLK2 同时EEND被置为高电平作为状态标志 在D触发器的输入端 START为低电平时 当FIN端输入一个脉冲上沿FIN 0 CLK1与FSD 0 CLK2的信号通道被切断3计数部件设计图14-2中的计数器 CONT1/CONT2是32位二进制计数器输出8位数据总线 单片机可分4次将32位数据全部读出4脉冲宽度测量和占空比测量模块设计根据上述脉宽测量原理设计如图

8、14-4 (CONTRL2)的电路原理示意图该信号的上沿和下沿信号对应于未经处理时的被测信号的50 %幅度时上沿和下沿信号被测信号从FIN端输入 CLR为初始化信号START为工作使能信号图14-4中CONTRL2的PUL端与GATE的输入端PUL相连其测量脉冲宽度的工作步骤是(1)向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化(2)将GATE的CNL端置高电平表示开始脉冲宽度测量这时CONT2的输入信号为FSD(3)在被测脉冲的上沿到来时CONTRL2的PUL端输出高电平标准频率信号进入计数器CONT2(4)在被测脉冲的下沿到来时CONTRL2的PUL端输出低电平计数器CO

9、NT2被关断(5)由单片机读出CONT2中的结果并 通过上述测量原理公式计算出脉冲宽度CONTRL2子模块的主要特点是电路的设计保证了只有 CONTRL2被初始化过后才能工作 测到上沿后 PUL才为高电平 然后在检测到下沿时图14-3测频与测周期控制部分电路否则PUL输出始终为零只有在先检PUL输出为低电平平以便通知单片机测量计数已经结束如果先检测到下沿PUL并无变化并紧接一个下沿后 法是通过测量脉冲 宽度记录 CONT2 的计数值 N1然 后将输入信号反 相再测量其脉冲 宽度测彳导CONT2计数值 N2 则可 以计算出CONTRL2不再发生变化直到下一个初始化信号到来ENDD输出高电在检测到

10、上沿占空比的测量方CONTRL2=N1N1+N2100%14.1.3频率计功能模块的VHDL描述基于以上的测试原理与各模块的功能描述以下给出相应的 VHDL逻辑描述程序13-1】 模块CNT1或CNT2 文件名 counter.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT ISPORT (A, B, CLK, CLR: IN STD_LOGIC;OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(3

11、1 DOWNTO 0);END CNT；ARCHITECTURE behav OF CNT ISSIGNAL CNT : STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL SEL : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK, CLR)BEGINIF CLR = 1 THEN CNT 0);ELSIF CLKEVENT AND CLK = 1 THEN CNT = CNT + 1;END IF;END PROCESS; PROCESS(A, B) BEGINSEL(0) = A;SEL(1) = B;IF SEL = 0

12、0 THENELSIF SEL = 01 THENELSIF SEL = 10 THENELSIF SEL = 11 THENELSEEND PROCESS;Q = CNT;END behav;程序13-21模块FCH文件名LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FIN ISOO = CNT(7 DOWNTO 0);CO = CNT(15 DOWNTO 8);OO = CNT(23 DOWNTO 16);OO = CNT(31 DOWNTO 24);OO = 00000000;END IF;FIN.vhdPORT ( CHKF, FIN,

13、 CHOIS : IN STD_LOGIC;FOUT : OUT STD_LOGIC );END FIN;ARCHITECTURE rtl OF FIN ISBEGINFOUT = (FIN AND CHOIS) OR (CHKF AND NOT CHOIS);END rtl;程序13-3】 模块CONTRL 文件名 CONTRL.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CONTRL ISPORT ( FIN, START, CLR, FSD : IN STD_LOGIC;CLK1, EEND, CLK2, CLRC : OUT S

14、TD_LOGIC);END CONTRL;ARCHITECTURE mix OF CONTRL ISSIGNAL QQ1 : STD_LOGIC;BEGINPROCESS(FIN, CLR, START)BEGINIF CLR = 1 THENQ1 = 0;ELSIF FINEVENT AND FIN = 1 THENQQ1 = START;END IF;END PROCESS;CLRC = CLR; EEND = QQ1;CLK1 = FIN AND QQ1; CLK2 = FSD AND QQ1;END mix;程序 13-4 】CONTRL2 文件名 CONTRL2.vhdLIBRARY

15、 IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CONTRL2 ISPORT ( FIN, START, CLR : IN STD_LOGIC;ENDD, PUL : OUT STD_LOGIC );END CONTRL2;ARCHITECTURE behav OF CONTRL2 ISSIGNAL QQ : STD_LOGIC_VECTOR(3 DOWNTO 1);SIGNAL A0, B0, C0, F2 : STD_LOGIC;SIGNAL S : STD_LOGIC_VECTOR(1 DO

16、WNTO 0);BEGINS(0) = QQ(3);S(1) = QQ(2);PROCESS(START, S)BEGINIF START = 1 THENF2 = FIN;ELSE F2 = NOT FIN;END IF;IF S = 2 THENPUL = 1;ELSE PUL = 0;END IF;IF S = 3 THENENDD = 1;ELSE ENDD = 0;END IF;END PROCESS;A0 = F2 AND QQ(1); B0 = NOT A0; C0 = NOT F2;PROCESS(C0, CLR)BEGINIF CLR = 1 THENQQ =0;ELSIF

17、COEVENT AND C0 = 1 THENQQ(1) = 1;END IF;END PROCESS;PROCESS(A0, CLR)BEGINIF CLR = 1 THENQQ(2) = 0;ELSIF A0EVENT AND A0 = 1 THENQQ(2) = 1;END IF;END PROCESS;PROCESS(B0, CLR)BEGINIF CLR = 1 THENQQ(3) = 0;ELSIF B0EVENT AND B0 = 1 THENQQ(3) = 1;END IF;END PROCESS;END behav;程序13-5】模块GATE文件名 GATE.vhdLIBRA

18、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY GATE ISPORT (CLK2, FSD, CNL, PUL : IN STD_LOGIC; CLKOUT : OUT STD_LOGIC );END GATE;ARCHITECTURE behav OF GATE ISBEGINPROCESS(CLK2, PUL, FSD, CNL)BEGINIF CNL = 0 THENCLKOUT = CLK2;ELSECLKOUT 89C51单片机系统通过改变FPGA/CPLD中的逻辑结构和跳线可使其上的单片机系统与ROM/RAM构成单片机总线工作系 统（单片机最

19、小系统 参见第13章13.17节 单片机独立工作系统（如可与A/D结合可构成类似于 DMA的高速数据采集系统2）显示系统 它们由8个数码显示器和 8个发光管构成的具有独立电源驱动的串行 静态显示系统静态显示系统的优点是显示亮度好显示稳定占用单片机端口少CP3.0和P3.1 此2 口都为输入方式可复用|串行静态显示系统很容易构成具有独立电源驱动的系统这对提高主系统的工作稳定性减少干扰及提高系统中的A/D和D/A的工作精度尤为重要3）ROM/RAM系统 通过GWDV限上的跳线设置和 4053构成的电子开关系统可构成不同的工作方式如 单片机最小系统存储方式DMA方式 硬件高速计算方式 波形发生数据存储器等又由于ROM/RAM座是与系统中的 FPGA/CPLD直接相接的所以此座可根据需要插不同型号和容量的存储器1如27C512 W27E51227C25627C12827C6428C6428E64626462256 等4）通用FPGA/CPLD接插系统 它由48脚双排座构成它将GWDVP系统构成了一个有机整体 其上可插含有不同型号不同公司 不同逻辑容量和不同封装FPGA/CPLD的目标板 如 ispLSI1032 ispLSI1048 ispLSI3256 EPM7128S EPF10K10 EPF10K20 EPF10K30