(第十二讲)第6章 寄存器与计数器

1、第 十二 讲1第6章 寄存器和计数器内容提要及重点（1）寄存器与移位寄存器（2）异步N进制计数器（3）同步N进制计数器（4）集成计数器重点（1）寄存器与移位寄存器的工作原理及应用。（2）计数器的工作原理，集成计数的及应用。26.4 集成计数器主要内容进制加法计数器同步二进制加计数器74LS161的逻辑功能采用74LS161构成小于十六的任意进制同步加法计数器同步十进制加/减计数器74LS192的逻辑功能采用74LS192构成小于十的任意进制同步加/减计数器采用74LS93构成小于十六的同步十进制加/减计数器74LS192的逻辑功能异步十进制加法计数器74LS90的逻辑功能采用74LS90构成小

2、于十的任意进制8421BCD码加计数器采用74LS90构成小于十的任意进制5421BCD码加计数器采用两片74LS161构成小于256的任意进制加法计数器采用两片74LS90构成小于100的任意进制加法计数器36.4.1 集成同步二进制计数器 集成计数器引脚图和逻辑符号图6-25 集成计数器74LS161引脚图和逻辑符号474LS161具有以下功能： 异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。 同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3Q0等于计数器的预置端数据D3D0。5 加法计数。当CLR=1、

3、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为00001111。该功能为它的最主要功能。数据保持。当CLR=1、LD=1，且ETEP=0时，无论有没有时钟脉冲，计数器状态将保持不变。 674LS161功能表774LS161时序图8集成计数器74LS161内部电路 9例6-4 用74LS161构成十二进制加法计数器。解：（1）反馈清零法1011（2）反馈置数法120 0 0 1136.4.2 集成同步非二进制计数器 74LS192的功能74LS192具有以下功能：(1) CLR=1时异步清零，它为高电平有效。(2) CLR=0（

4、异步清零无效）、LD=0时异步置数。(3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：00001001。14(4) CLR=0，LD=1且加法时钟CPU1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：10010000。(5) CLR=0，LD=1，且CPU1，CPD=1时，计数器输出状态保持不变。1574LS192功能表1674LS192引脚及逻辑符号17例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。（要求采用两个不同的预置数据输入：0000和0010。）解：7

5、4LS192在加计数模式下的状态转换图如图6-33所示， 18196.4.3 集成异步二进制计数器 74LS93的内部电路和引脚图图6-35 集成计数器74LS93的内部电路和引脚图2021（1）触发器A为独立的1位二进制计数器；（2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）；（3）将两者级联可构成4位二进制计数器（即十六进制）；(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。因此，74LS93实际上是一个二八十六进制异步加法计数器，采用反馈清零法可构成小于十六的任意进制异步加法计数器。而构成小于八的任意进制计数器时，可以只利用其独立的八进制计数器，

6、也可利用级联后的十六进制计数器。22例6-6 74LS93的内部电路如图6-35所示，采用下面两种不同的级联方式所构成的计数器有何不同？（1）计数脉冲从CPA输入，QA连接到CPB；（2）计数脉冲从CPB输入，QD连接到CPA；解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制计数器。但计数器输出状态的高、低位构成方式不同：对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输出状态为QDQCQBQA；对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其输出状态为QAQDQCQB；236.4.4 集成异步非二进制计数器 74LS90的内部电路和引脚图 P161

7、 图637 2474LS90的引脚图25从图中可以看出：（1）触发器A为独立的1位二进制计数器。（2）触发器B、C、D三级为独立的3位五进制计数器，其计数状态范围为000100。因此74LS90的内部电路可用图6-37表示。26（3）将二进制和五进制计数器级联可构成十进制计数器： 如果将QA与CPB相连，CPA作为计数脉冲输入端，如图6-38（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。 27如果将QD与CPA相连，CPB作计数脉冲输入端，如图6-38（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。2874LS90的5进制部分工作原

8、理分析方法：综合卡诺图法五进制部分次态方程29五进制部分次态方程30状态转换图3174LS90功能表32由功能表可以看出，74LS90具有以下功能：（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立即被清零。（2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立即被置9（1001）。（3）正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿作用下，可进行二五十进制计数。（4）保持不变。当异步清零端和异

9、步置9端都无效，且CPA、CPB都为1时，计数器输出保持不变。33例6-6 分别采用反馈清零法和反馈置9法，用74LS90构成8421BCD码的8进制加法计数器。解：（1）采用反馈清零法。34（2）采用反馈置9法。首先连接成8421BCD码十进制计数器，然后在此基础上采用反馈置9法。8进制加法计数器的计数状态为1001、00000110，其状态转换图如图6-40（a）所示。 35366.4.5 用集成计数器构成任意进制计数器1、反馈清零法（1）异步反馈清零法参 P250 图7.1.11适用于具有异步清零端的集成计数器（如161，691，697，160，192等）。例：用集成计数器74160和与

10、非门组成的6进制计数器。Q0Q0000Q00010100001100102100101100101100010111Q3过渡态特点：存在过渡态，清零动作状态的值等于计数器的模。37异步反馈清零的可靠性Q0Q0000Q00010100001100102100101100101100010111Q3过渡态问题的提出：当的动作时间不一致时，电路的状态将如何转换？解决办法：加拴锁电路。38（2）同步反馈清零法特点：不存在过渡态，清零预备状态的值等于计数器的模1。适用于具有同步清零端的集成计数器（如163，693，699，162，692等。例：用集成计数器74163和与非门组成的6进制计数器。392、反

11、馈置数法（1）异步反馈置数法适用于具有异步预置端的集成计数器（如191，193，190，192等）。例：用集成计数器74191和与非门组成的余3码10进制计数器。基本关系：(N)10(过渡态)2(置数输入)2进位信号反馈控制(参P257图7.1.17)(置数输入)2 (N的反码)40（2）同步反馈置数法适用于具有同步预置端的集成计数器（如161，163，160等）。例：用集成计数器74160和与非门组成的7进制计数器。采用二进制时的基本关系：(N)10(置数预备状态)2(置数输入1)2进位信号反馈控制(置数输入)2 (计数器模的补码)413、 集成计数器的级联 例6-7 用两片74LS161构

12、成 256 进制（即8位二进制计数器）加法计数器。基本方法1、串联法（即异步方式）：将两片计数器（分别为模n和模m）相串接，可扩展为N = nm 的计数器。2、整体反馈法：反馈清零或反馈置数的方法。 注意：清零和置数方式的同步型、异步型的区别。解：方案一：同步方式。将计数脉冲同时送入两片的CP端，低位片的进位信号RCO作为高位片的使能信号ET及EP，如图6-41（a）所示。方案二：异步方式。将计数脉冲送入低位片的CP端，低位片的进位信号RCO作为高位片的时钟脉冲，如图6-41（b）所示。4243关于异步工作方式的说明 注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数

13、脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这样两片计数器构成的是1516240进制计数器。图6-42所示的时序波形图清楚地说明了这一点。 对于低位片，模值没有变。只是错位，实质上是代码变权，即代码的二进制值比它所实际代表的数值小1。44关键：位权例 用74LS90构成的模54进制计数器解：因一片74LS90的最大计数值为10，故实现模54计数器需要用两片74LS90。 串联法（大模分解法） 可将M分解为 54=69，用两片74LS90分别组成8421BCD码模 6、模 9 计数器，然后级联组成 M=54 计数器，其逻辑图如下图 (a)所示。图中，模

14、6 计数器的进位信号应从QC输出。 45 整体清 0 法。 先将两片74LS90用8421BCD码接法构成模100计数器，然后加译码反馈电路构成模54计数器。过渡态 ，所以译码逻辑方程为 。 模 54 计数器的逻辑图如下图 (b)所示。 用 74LS90 实现模 54 计数器逻辑图(a) 大模分解法; (b) 整体清 0 法 46解：因为N48，而74160为模10计数器，所以要用两片74160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器， 然后再用异步清零法组成了48进制计数器。例 用74160组成48进制计数器。 47异步级联/同步级联扩展应用举例例：用74LS161实

15、现72进制计数器。方法1：反馈清“0”法（1）异步级联方式分析：因为74LS161为模16的二进制计数器，而待设计的计数器进制数N=7216，因此，需要对模16的计数器进行扩展。N=72=126=89。即可用两级计数器构成，模分别为N1、N2，NN1N2。以N18和N29为例说明。即将16进制计数器分别构成8和9进制计数器，再异步级联。若采用如下级联方案。N1=8计数器(1)N2=9计数器(2)CPCP2CP148考虑到LS161的触发极性为上升沿，则CP2=Q3，具体电路如下： D4 D5 D6 D7 CTT CTP CP CO CLR LD 74LS161(1)Q0 Q1 Q2 Q3 D0

16、 D1 D2 D3 CTT CTP CP11 CLR LD Q0 Q1 Q2 Q31 74LS161(2)11&对第1级N1=8，因为LS161为异步清“0”(低电平有效)，故有过渡态，其为SN18(1000)2。则清“0”信号逻辑为 CLR=Q3对第2级N1=9，因为LS161为异步清“0”(低电平有效)，故有过渡态，其为SN19(1001)2。则清“0”信号逻辑为 CLR=Q3Q049（2）同步方式 CP1=CP2=CP考虑到LS161为二进制计数器，即可用两级计数器构成模162的计数器，其状态位为8位，分别为Q7Q6Q5Q4Q3Q2Q1Q0，则计数模N=72=(01001000)2。慢速

17、方案图如下：N1=16计数器(1)N1=16计数器(2)CPCP2CP1Q0Q1Q2Q3 Q4Q5Q6Q7 CO1此时，CO1作为第2级计数控制信号CTT=CTP=CO1。两级的清“0”信号CLR1=CLR2=CLR.。50 D4 D5 D6 D7 CTT CTP CP CO CLR LD 74LS161(1)Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP11 LD Q4 Q5 Q6 Q71 74LS161(2)&CLR因为LS161为异步清“0”(低电平有效)，故有过渡态，由过渡态SN构成清“0”信号逻辑为 CLR=Q6Q3。具体电路如下：51方法2：反馈置数法（1）异

18、步级联方式与反馈清零法相同，N=72=126=89。即可用两级计数器构成，模分别为N1、N2，NN1N2。以N18和N29为例说明。即将16进制计数器分别构成8和9进制计数器，再异步级联。若采用如下级联方案。对第1级N1=8，因为LS161为同步置数(低电平有效)，故无过渡态，若置数初值D3D2D1D00000，则其置数态为SN1181(0111)2。则置数信号逻辑为 LD1= Q2Q1Q0N1=8计数器(1)N2=9计数器(2)CPCP2CP152考虑到LS161的触发极性为上升沿，则CP2=LD1，具体电路如下： CTT CTP CP2 CO LD CLR 74LS161(1)Q0 Q1

19、Q2 Q3 D0 D1 D2 D30000 CTT CTP CP11 LD CLR Q0 Q1 Q2 Q31 74LS161(2)1&1D0 D1 D2 D30000对第2级N2=9，因为LS161为同步置数(低电平有效)，故无过渡态，若置数初值D3D2D1D00000，则其置数态为SN2191(1000)2。则置数信号逻辑为 LD2= Q353（2）同步方式 CP1=CP2=CP考虑到LS161为二进制计数器，即可用两级计数器构成模162的计数器，其状态位为8位，分别为Q7Q6Q5Q4Q3Q2Q1Q0，则计数模N=72=(01001000)2。慢速方案图如下：此时，CO1作为第2级计数控制信号CTT=CTP=CO1。两级的置数信号LD1=LD2=LD。N1=16计数器(1)N1=16计数器(2)CPCP2CP1Q0Q1Q2Q3