集成电路原理与设计之三实习教案shiyan

1、2006 2007sInstitute of Microelec ron cs Peking University集成电路设计实习egrated Circuits Design Labs单元实验五数字电路半定制后端设计实验目的及时间安排掌握半定制的后端设计流程学习Cadence自动布局布线工具SE；掌握利用dracula工具进行版图DRC和LVS验证的过程完成自动布局布线完成物理验证一次间Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page1Cell-ba

2、sed ASIC设计流程基于标准单元的半定制设计流程Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page2后端设计过程后端设计完成基于标准单元的自动布局布线工作，cadence的silicon ensemble工具利用出的端设计（逻辑仿真和逻辑综合）完成后，得到综合器输到标准单元库的门级网表将门级网表读入到自动布局布线工具中，进行版图规划floorplan，即对所有的标准单元进行布局place，和布线route，即按照网表中的连接关系对摆放好的标准单元的版

3、图进行金属连线，最后生成物理版图Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page31、 后端设计的输入文件门级网表进入lab4/se 目录，其中的dbs 目录用于存放设计数据； IC05CScore_se.v 是 库 的 单 元 的 端 口 描 述 文 件 ；bdcoretech3l.lef文件是修改后的3层金属工艺标准单元库的物理模型，为LayoutExchangeFormat格式；gds.map文件为图的map文件；ioplace.ioc文件为布局

4、过程中使用的输pin脚位置定义文件；se.ini文件为工具初始化文件将前端设计中综合器输出的16位加法器的门级网表拷贝或者到本目录下（目录中文件名为白色的是过来的文件，通过右键property可以看到其源文件的位置，类似windows中的快捷方式）Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page42、启动SE界面在se 目录下 的terminal中，输 入 sedsm命令， 启动se 工具的图 形界面：可以利用菜 单和功能条， 信息窗口中 显示系统的

5、信息Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page53、输入库文件首先输入标准单元库的物理模型，即lef文件，在SE窗口选择 ：file/import/.输入单元库的物理模型即lef文件，文件中包括金属线等工艺信息和库单元的物理信息Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page64、输入设计文件（Veril

6、og文件）然后，打开菜单importverilog门级网表框，输入设计文件，即同时也把描述库单元的端口的verilog文件IC05CScore_se.v一同输入并在框中填入verilog top module的名称，读入后se将生成cds.lib文件，定义一个库cds_vbin用于存放设计数据如果以后需要再输入其他设计，可以直接输入门级网表，就不用再次输入库的verilog了Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page7设计保存在信息栏观察文件输入

7、是否正确保存是必要的，如果后面的步骤有错误，可以在重新打开保存的信息，避免了重复劳动。Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page8物理设计2：版图规划FloorPlanInstitute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page9InitializeFloorplan读入了门级设计和库文件以后，可以进行物理设计在SE

8、窗口选择：FloorPlanInitialize Floorplan.在Die size constra正方形布局。中选Aspect Ratio 使宽长比为1，采用在Row Utilization % 填入80，（80的利用率）在IO to core distance中填入30，30。选择flip every other row 和abut rows。点击calculate计算利用率。点击OK，完成Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page10F

9、loorplan结果保持设计Save as FloorplanInstitute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page11物理设计3：布局PlaceInstitute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page12版图布局版图规划确定了标准单元布局的区域，以及电源线的区域，然后就可以进行单元的布局布局过程的顺序： Place IOP

10、lacerin /stri sConnect ring-cells 放置填充单元Add放置IO：选place/ IO点击OK（可以利用ioplace.ioc文件调整io的位置）。在SE的左侧object sl vs中选择cell，观察IO是否被放好。放置cells选place/ cells.点击OK。放置填充单元filler cell，填充单元之间空白的区域，placefiller celladd cells，在m中填入FILLER1（库中最小的填充单元，可以在lef中找到），在prefix中任意填入字母，标识这部分单元，点击ok，可以看到填入的单元Institute of Microelec

11、tronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page13电源规划布电源，地线：在route/ create ring窗口中定义电源宽度，定义为10微米 Core ring width：10，10；其他为默认即可， 点击OKConnect电源，地在SE窗口中选择Route/connect Ring这样做是为了让每一行的电源和地与er Ring相连接。Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单

12、元实验五数字电路半定制后端设计Page14Connect ring后的效果Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page15物理设计4：Route布线Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page16布线准备布线选择RouteWRoute and Repair.选择Global and Final Rout

13、e和Auto Search点击OK。开始自动布线布线结束后，如果没有出现错误就可以导出gds2了Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page17输图数据另保存为：route布线正确完成之后，在SE窗口中选择：FileExploreGDS2.图的GDSII信息输在fileexportGDS II界面中可以修改输出的文件名，注意将units选项修改为thousands，即数据到千分之一微米Institute of Microelectronics, P

14、eking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page18物理设计5：版图验证Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page191、生成完整版图由于se中只是使用单元库的物理模型进行自动的布局和布线，因此其输出的版图gds文件中只包含单元的位置，即布局信息，以及互连线的数据；需要在virtuoso中将这些信息同标准单元的版图数据merge成为完整的版图，才可以用于制板和流片进入

15、lab4/layout 目录下，建立cds.lib 文件，将lab1 中的cds.lib 文件include 进来，这样可以利用其中的库；并将display.drf和.cdsinit文件拷贝或者到本目录下将se输出的gds文件拷贝或过来，然后启动icfb工具Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page20在icfb中倒入GDS2建立一个新的设计库，例如叫 lab4，并attach到工艺库 CSMC05MS利用icfb中的fileimportstre

16、am命令启动框填入输入的gds文件名和库名在options框中选中retainref lib选项，即利用参考库中的标准单元的版图进行merge注意右图中的内容可能跟你的设计不同Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page21打开导入的layoutstreamin完成后，打开库中的16位加法器的版图，可以看到包括标准单元的完整版图如果没有看到标准单元，注意一下是否没有选中reflib的option，标准单元的版图来自于lab1中的标准单元库，被inc

17、lude到本目录中需要对生成的版图进行drc和lvs检查，前面在定制设计中我们使用diva工具进行版图检查，但是该工具只能处理较小规模的电路，对于大规模的数字电路版图，可以采用dracula等工具完成检查Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page22导出gds将完整的版图输出成为gds文件，用于dracula版图检查在icfb窗口中选择file/export/stream利用librarybrowser选择想要输出的版图注意，在option中不要

18、选中retainreflib选项，即要输出完整版图数据Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page232、 版图验证Dracula DRC在定制设计中使用DIVA工具进行版图验证，但是该工具对较大规模的版图验证的速度很慢，半定制流程中的较大规模的版图可以采用dracula工具进行版图验证与Diva在layout上直接做DRC验证不同，Dracula是对gds文件进入layout/drc目录，其中的bd.drc为drc规则检查文件，打开该文件，将其中

19、的设计名称和路径修改到你的版图Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page24Dracula DRC文件的结构修改DRCd file修改bd.drc文件，其中 indisk=.改为gds文件所在的路径和名称 primary=需要填入网表的顶层模块名称，例如如：adder16Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后

20、端设计Page25做DRC验证在drc目录下开启terminal，输入如下命令pdrac （启动dracula工具）/g /f./bd.drc（读入规则检查文件）（ 完成finish， 如果规则文件没有问题， 系统会生成可执行文件）（运行该文件）开始做DRC验证Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page26查找错误跑完之后在layout窗口选择：ToolsDracula在下拉菜单栏中会出现：DRC，LVS，LPEeractive这时选择DRC S

21、etup.把run 目录的全路径输入DraculaDataPath框中，点击OK。开始逐一查找错误。（如果不出现错误框，则说明没有DRC错误）修改完部分DRC错误，保存，重新导出gds，再run一下，继续查找错误，重复上述步骤，直到所有全部修改完成为止。Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page27查找错误（续）Institute of Microelectronics, Peking University Copyright 2006-2007

22、集成电路设计实习单元实验五数字电路半定制后端设计Page283、 版图验证Dracula LVS版图设计规则检查正确以后，还需要进行LVS检查，也采用dracula工具进入layout/lvs目录，下面的bd.lvs文件为lvs规则文件，IC05CSMCcore_3l.cdl文件为过来的库单元的spice格式网表；将逻辑综合输出的加法器门级verilog网表拷贝或者链接到本目录下这样就有了原理图的全部信息，包括设计的verilog门级网表和单元库的spice器件网表而版图数据在规则文件中读入Institute of Microelectronics, Peking University Copyright 2006-2007集成电路设计实习单元实验五数字电路半定制后端设计Page29Dracula LVS生成电路网表在terminal中利用命令行进行lvs检查首先