集成电路原理与设计教学课件全套电子教案汇总整本书课件最全教学教程完整版教案(最新)

1、集成电路原理与设计绪论及工艺基础2课程目标学习利用MOS器件构建数字集成电路培养电路设计能力：根据不同设计要求（面积，速度，功耗和可靠性），进行电路分析和优化设计的能力3关于本课程联系器件和电路知识：SOC、ULSI 、MEMS方向均需要先修课程：工艺原理、器件物理、数字逻辑后续课程：集成电路设计实习考核方式：期末考试60作业25期中考试154第一章 绪论集成电路的历史集成电路的发展规律等比例缩小原则未来发展和挑战5集成电路的发展 第一个晶体管是那年发明的? A. 1945 B. 1947 C. 1951 D. 1958 发明者当时供职于哪家公司? A. IBM B. Bell Lab C.

2、TI D. Motorola6第一个晶体管Modern-day electronics began with the invention in 1947 of the bi-polar transistor by Bardeen et.al at Bell Laboratories 7The evolution of IC 第一块集成电路是那年做出来的?A. 1956 B. 1958 C. 1959 D. 1961 发明者当时供职于哪家公司?A. IBM B. Bell Labs C. TI D. Motorola 8第一块集成电路In 1958 the integrated circuit

3、was born when Jack Kilby at Texas Instruments successfully interconnected several transistors, resistors and capacitors on a single substrate 9晶体管发展Transistor Bardeen et.al. (Bell Labs) in 1947Bipolar transistor Schockley in 1948First monolithic IC Jack Kilby in 1958First commercial IC logic gates F

4、airchild 1960TTL 1962 into the 1990sECL 1974 into the 1980s10MOSFET 工艺MOSFET transistor - Lilienfeld (Canada) in 1925 and Heil (England) in 1935CMOS 1960s, 但是有很多工艺加工问题PMOS in 1960s (calculators)NMOS in 1970s (4004, 8080) for speedCMOS in 1980s 功耗优势BiCMOS, Gallium-Arsenide, Silicon-GermaniumSOI, Copp

5、er-Low K, strained silicon, High-k gate oxide.11绪论集成电路的历史集成电路的发展规律等比例缩小原则未来发展和挑战12Moores Law1965年，Gordon Moore预测单个芯片上集成的晶体管的数目每18个月可以增加一倍2300 transistors, 108 KHz clock (Intel 4004) - 197116 Million transistors (Ultra Sparc III)- 199842 Million, 2 GHz clock (Intel P4) - 2001125 Million, 3.4Ghz (Inte

6、l P4 Prescott)- 2004 Feb 02 13# of Transistors per DieSource: ISSCC 2003 G. Moore “No exponential is forever, but forever can be delayed”14摩尔定律晶体管贬值Gordon Moore在1965年提出了摩尔定律：芯片上晶体管的数目每18个月增加1倍；如果认为单个芯片的价格基本不变，这相当于芯片上单个晶体管的价格同步下降的过程假设1965年一辆豪华跑车的售价是10万美元，如果该车的价格也能按照摩尔定律发展，则目前的售价如何？$ per Transistor15绪

7、论集成电路的历史集成电路的发展规律等比例缩小原则未来发展和挑战16MOS器件的发展：按比例缩小半导体工艺技术的发展遵循摩尔定律：新工艺的特征尺寸是前代工艺的0.7倍，即器件密度为前代的2倍MOS器件的发展就是按比例缩小（scaling down）的过程17MOSFET缩小趋势18按比例缩小理论根据摩尔定律，器件尺寸不断缩小，短沟效应等二级效应出现为了抑制二级效应，在器件按比例缩小过程中需要遵守一定的规则:恒定电场原则CE恒定电压原则CV准恒定电场原则QCE19按比例缩小CE原则20按比例缩小CE工艺参数的按比例缩小器件尺寸（Tox，L，W，Xj）1/掺杂浓度（Na，Nd）电源电压（Vdd）1/

8、器件参数的变化电场1载流子速度1耗尽区宽度1/电容1/漂移电流1/沟道电阻1电路参数的变化电路的延迟(TCV/I)1/ 好器件的功耗(PVI)1/2 很好功耗延迟乘积PDP(=PT)1/3 非常好21按比例CE规则对电路影响功耗延迟积（Power-Delay-Product）PDP按3次方减小，而面积按照平方减小CE规则变化的器件集成度按平方增加，速度线性增加，而功耗平方减小成本下降，性能提高-这就是人们不断追求半导体工艺进步的主要原因22绪论集成电路的历史集成电路的发展规律等比例缩小原则未来发展和挑战微电子未来发展more moore23微电子未来发展more than moore24集成电

9、路原理与设计集成电路制作工艺：工艺基础26第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 SOI工艺2.3.3 CMOS版图设计规则272.1.1 集成电路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺 杂（调整器件特性）28半导体芯片制作过程29硅片（wafer）的制作30掩模版（mask,reticle）的制作31外延衬底的制作321、形成图形半导体加工过程：将设计者提供的集成电路版图图形复制到硅片

10、上光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度33光刻（photolithography）34曝光（exposure）35刻蚀（etch）362、薄膜形成：淀积372、薄膜形成：氧化383、掺杂：扩散和注入39从器件到电路：通孔40从器件到电路：互连线41从器件到电路：多层互连42从器件到电路：多层互连43从硅片到芯片：加工后端44从硅片到芯片：加工后端45从硅片到芯片：加工后端46第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 CM

11、OS版图设计规则2.3.3 SOI工艺472.1.2 MOS结构和分类MOS器件是一个夹层结构M：是metal，金属O：是oxide，氧化物S：是semiconductor，半导体早期工艺MOS器件的栅极用金属制造，所以从栅极向下是金属，氧化物和半导体结构48MOS开关A Switch!|VGS|An MOS Transistor数字电路把MOS管看作是一个电压控制的开关当控制电压高于阈值电压，开关闭合，低于阈值电压，开关断开491、MOS器件结构MOS器件有四个端可以连接电极，分别为源，漏，栅和衬底半导体衬底表面在栅极绝缘层以下部分称为沟道区MOS在纵向是MOS结构，在横向是源沟道漏的结构D

12、SGBNMOS withBulk Contact50MOS：栅极和衬底MOS的衬底BULK端是掺杂的半导体，一般接固定的电源和地电压因此有时候MOS器件的符号只标出GDS三端NMOS衬底接GND，PMOS衬底接VDDDSGBNMOS withBulk ContactGSD51MOS：漏，栅，源，衬栅极的隔离是靠绝缘的栅氧化层，同半导体表面上的其他三个电极隔开源极和漏极同衬底接触，源漏和衬底的隔离是靠形成的反向PN结源极和漏极之间由两个PN结隔开因此，在MOS器件的工作过程中需要保持源漏同衬底之间的PN结0偏或者是反偏52MOS晶体管的基本结构源漏区：主要目的是形成源漏电极，作为开关的两端沟道区

13、：器件的主要工作区，沟道的长度（L）和宽度（W）直接影响着沟道内的电流53MOSFET54MOS晶体管的结构参数沟道的长度（L）、宽度（W）和栅氧化层厚度（tox）直接影响着沟道电流的大小栅氧化层厚度是由工艺决定的，MOS器件的主要设计参数就是沟道长度和宽度Gate oxiden+SourceDrainp substrateBulk (Body)Field-Oxide(SiO2)n+Polysilicon GateLW55MOS的沟道长度栅长是决定器件尺寸的关键，也是区分不同半导体加工技术换代的标志，是半导体集成度的标志，因此也称为关键尺寸（critical dimension）Gate ox

14、iden+SourceDrainp substrateBulk (Body)p+ stopperField-Oxide(SiO2)n+Polysilicon GateLW56沟道长度的计算源漏区加工过程中掺杂向半导体表面横向扩散实际的沟道长度同设计中图形宽度并不相等toxn+n+Cross sectionLGate oxideLdLdLGPolysilicon gateTop viewGate-bulkoverlapSourcen+Drainn+W57MOS的器件宽度沟道电流在WL的沟道区域内，沿着沟道长度的方向，在源漏端之间流动；沟道长度越小、宽度越大，电流也越大沟道长度受到加工工艺的限制，

15、一般取允许的最小尺寸，即关键尺寸；而沟道宽度是主要的设计变量Gate oxiden+SourceDrainp substrateBulk (Body)p+ stopperField-Oxide(SiO2)n+Polysilicon GateLW58沟道宽度的计算对于简单的矩形栅极，沟道宽度就是有源区的宽度而对于复杂形状的mos器件，需要根据实际情况确定沟道宽度源端漏端漏端漏端源端59MOS器件的实际沟道宽度局部氧化LOCOS工艺场氧在有源区边缘形成鸟嘴使得实际的沟道宽度有所减小602、MOS器件的分类NMOS器件中的载流子是电子，源漏区是n区，衬底是p型PMOS器件中的载流子是空穴，源漏区是p

16、区，衬底是n型为了产生导电沟道，以及源漏pn结隔离，两种器件的端电压极性相反61MOS器件的分类根据工作机制MOS分为增强型和耗尽型一般以n沟道增强型MOS举例，增强型器件在栅压小于阈值电压的时候，无法产生导电沟道耗尽型MOS器件在没有加栅压情况下就有沟道，需要加栅压才能使得沟道消失62MOS Transistors -Types and SymbolsDSGDSGGSDDSGNMOSEnhancementNMOSPMOSDepletionEnhancementBNMOS withBulk Contact应用最多的是增强型NMOS和PMOSMOS作为四端器件有D,G,S,B四个电极在设计中，同

17、类型的MOS器件的衬底一般接相同的电位，为了简便，只画出3端，而默认衬底接电源/地63MOS晶体管的输入特性CMOS：增强型NMOS和PMOS目前的数字集成电路中耗尽型MOS较少使用64MOS晶体管的分类65MOS晶体管的结构特点由于具有源漏同衬底的隔离，MOS器件同双极器件相比占用面积小，集成度高MOS是绝缘栅结构，即栅极不取电流，输入阻抗高，易于电路间的直接耦合源漏对称结构使得器件具有双向导通特性，设计灵活CMOS结构没有静态短路功耗由于MOS器件是少子导电，需要先产生沟道电荷，然后才能导电，因此速度比双极器件慢66第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MO

18、S结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 CMOS版图设计规则2.3.3 SOI工艺672.2.1 N阱CMOS结构和工艺衬底硅片制作阱场区氧化形成硅栅形成源、漏区制作互连线681、硅片的选择晶向无缺陷的单晶硅片 8英寸硅片，硅片厚度约700um p型硅片，电阻率为10-50cm NMOS做在衬底上，PMOS在N阱里69 CMOS反相器版图：N阱工艺有源区掺杂：NdiffPdiff？702、制作n阱热氧化形成初始氧化层作为阱区注入的掩蔽层在氧化层上开出n阱区窗口注磷在窗口下面形成n阱 退火和阱区推进713、场区氧化

19、LOCOS工艺具体步骤生长薄层SiO2缓冲层 淀积氮化硅 刻掉场区的氮化硅和缓冲氧化层场区注入热氧化形成场氧化层72场氧向有源区侵蚀问题局部氧化LOCOS工艺场氧在有源区边缘形成鸟嘴在缓冲层二氧化硅上淀积一层多晶硅缓冲层深亚微米工艺一般采用沟槽隔离STI73场区寄生MOS晶体管防止出现寄生沟道措施: 足够厚的场氧化层 场区注硼744、制作硅栅硅栅工艺实现了栅 和源、漏区自对准生长缓冲层 沟道区注入生长栅氧化层 淀积多晶硅多晶硅掺杂光刻和刻蚀形成多晶硅栅 755、形成源和漏区n+区 作为NMOS源、漏区和n阱引出区硼注入形成PMOS的源漏区和p型衬底接触区 766、形成金属互连线在整个硅片上淀积

20、氧化层通过光刻在氧化层上开出引线孔在整个硅片上淀积金属层 光刻形成需要的金属互连线图形 VoutVdd77 n阱CMOS剖面结构GNDVDD78第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 CMOS版图设计规则2.3.3 SOI工艺792.2.2 深亚微米CMOS结构和工艺80 深亚微米CMOS工艺的主要改进浅沟槽隔离双阱工艺非均匀沟道掺杂 n+/p+两种硅栅极浅的源漏延伸区硅化物自对准栅-源-漏结构多层铜互连811、浅沟槽隔离 常规CMOS工艺

21、中的LOCOS隔离的缺点表面有较大的不平整度 鸟嘴使实际有源区面积减小 高温氧化热应力也会对硅片造成损伤和变形浅沟槽隔离的优势占用的面积小，有利于提高集成密度 不会形成鸟嘴 用CVD淀积绝缘层从而减少了高温过程 82浅沟槽隔离（STI）光刻胶氮化硅（a）（b）（c）（d）83STI抑制窄沟效应842、外延双阱工艺 单阱CMOS工艺，阱区浓度较高，阱内器件有较大的衬偏系数和源、漏区pn结电容 采用外延双阱工艺的好处由于外延层电阻率很高，可以分别根据NMOS和PMOS性能优化要求选择适当的n阱和p阱浓度 阱内的器件可以减少受到粒子辐射的影响 外延衬底有助于抑制体硅CMOS的寄生闩锁效应 85 3

22、沟道区的逆向掺杂结构沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面不（低）掺杂；体内需要高掺杂，抑制穿通电流逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流86逆向掺杂逆向掺杂杂质分布0.25um工艺100个NMOS器件阈值电压统计结果器件阈值分布的标准差减小874、n、p两种硅栅 在CMOS电路中希望NMOS和PMOS的性能对称，这样有利于获得最佳电路性能 NMOS和PMOS阈值电压绝对值基本相同 如果NMOS和PMOS都选用n+硅栅，则PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多 PMOS采用p硅栅减小其阈值电压的绝对值，从而获得和NMOS采用n硅栅对称的

23、性能 885、SDE结构 减小源漏区结深有利于抑制短沟效应问题：简单地减小源、漏区结深将使源、漏区寄生电阻增大造成MOS晶体管性能退化解决办法：使用SDE结构，在沟道两端形成极浅的源、漏延伸区 896、硅化物自对准结构 在栅极两侧形成一定厚度的氧化硅或氮化硅侧墙，然后淀积难熔金属并和硅反应形成硅化物作用：减小多晶硅线和源、漏区寄生电阻；减小金属连线与源、漏区引线孔接触电阻硅化物同时淀积在栅电极上和暴露的源、漏区上，因此是自对准结构907、铜互连 铜比铝的电阻率低40左右，铜互连代替铝互连可以减小互连线寄生电阻铜易于扩散到硅中，会影响器件性能；铜还会对加工设备造成污染，因此铜互连不能用常规淀积和

24、刻蚀方法形成 铜互连技术特点：显著减小互连线的寄生电阻与低k介质材料结合减小寄生电容，提高电路性能“镶嵌”（大马士革）技术和化学机械抛光技术91常规互连和镶嵌工艺比较 氧化层光刻胶金属92铜互连可以减少连线层数93 先进深亚微米CMOS工艺过程 94 先进深亚微米CMOS工艺过程（续） 本节总结集成电路工艺基础MOS结构和分类N阱CMOS工艺深亚微米CMOS工艺95集成电路原理与设计制作工艺：闩锁效应、版图规则和SOI第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄

25、生效应2.3.2 CMOS版图设计规则2.3.3 SOI工艺97铜互连可以减少连线层数98CMOS 工艺99100寄生效应：场区寄生MOS晶体管防止出现寄生沟道的措施: 足够厚的场氧化层 场区注硼体硅CMOS中的闩锁效应101VDD VSS Vin Vout 闩锁效应:等效电路如果某些干扰使得Vout高于Vdd或者低于Gnd 引起寄生双极器件Q3或Q4导通102Q1Q2Q3Q4VoutVoutRwRsVDD 寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路Q1和Q2交叉耦合形成正反馈回路电流在Q1和Q2之间循环放大VDD和GND之间形成极大的电流，电源和地之间锁定在一个很低的电压(维

26、持电压Vh)防止闩锁效应的措施减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环用外延衬底采用SOI 工艺104抑制闩锁效应：1051、减小寄生电阻2、降低寄生晶体管增益3、衬底加反向偏压4、保护环1065、外延衬底1076.SOI工艺108第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 CMOS版图设计规则2.3.3 SOI工艺109根据版图数据制作掩模版110集成电路的设计过程现代VLSI的设计过程是一个从抽象到具体

27、的过程抽象的目的是提高设计层级，提高设计能力设计的过程就是逐步对高层级的抽象设计向低层级的设计进行映射的过程111ConceptionValidationAbstractionDetailImplementationFabrication集成电路的设计层级最早的IC设计根据版图数据加工掩模版，利用掩模版进行加工当时的IC设计人员同机械和建筑设计人员类似，用直尺和坐标纸工作112SYSTEMGATECIRCUITVoutVinCIRCUITVoutVinMODULE+DEVICEn+SDn+G集成电路的设计过程设计的过程就是逐步对高层级的抽象设计向低层级的设计进行映射的过程版图设计是设计过程的最

28、后一步，也称作设计实现113ConceptionValidationAbstractionDetailImplementationFabrication设计实现版图设计114版图设计的目的是完成集成电路加工所需的各个掩模版上的图形的设计版图设计的主要约束条件是面积，对模拟电路来说还可能会影响性能甚至功能由于半导体是精细加工，器件和电路的功能和性能都依赖于版图图形，加工工艺对版图设计提出限制条件，以避免可能的加工错误，这些限制条件就是设计规则Design Rules设计规则是设计者和工艺工程师之间的接口设计规则保证满足设计规则的设计加工后的器件可以达到工艺的标准性能115CMOS Process

29、 Layers116LayerPolysiliconMetal1Metal2Contact To PolyContact To DiffusionViaWell (p,n)Active Area (n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect (p+,n+)Green在版图设计工具中，把每个数据层规定一个层名，并用某个颜色和填充来区分设计规则规定同层和不同层数据之间的宽度和间距等要求117Metal243CMOS Inverter Layout118Vdd119金属1多晶硅有源区P阱接触孔P+注入

30、Gnd120金属1多晶硅有源区P阱接触孔P+注入违背版图设计规则的结果121设计规则检查122版图设计过程中可以利用设计规则检查（DRC）工具，检查是否违反设计规则根据工具的报错信息，修改版图图形，直到满足设计要求poly_not_fet to all_diff minimum spacing = 0.14 um.版图设计规则的两种形式 微米规则直接以微米为单位给出各种图形尺寸的要求 灵活性大，更能针对实际工艺水平；缺点是通用性差 规则以为单位给出各种图形尺寸的相对值是工艺中能实现的最小尺寸，一般是用套刻间距作为值，或者取栅长的一半为最大优点是通用性强，适合CMOS按比例缩小的发展规律 123

31、版图设计规则示意图124三种尺寸限制： 1）各层图形的最小尺寸 2）同一层图形的最小间距 3）不同层图形的套刻间距125一个n阱CMOS工艺的设则1. n阱W1最小宽度10W2最小间距（等电位）6 （不等电位）92. 有源区A1最小宽度3A2最小间距3A3阱内p有源区到阱边最小间距5A4阱外n有源区与n阱最小间距51263. 多晶硅P1最小宽度2P2最小间距2P3伸出有源区外的最小长度2P4硅栅到有源区边的最小距离3P5与有源区的最小外间距14. 注入框I1最小宽度5I2最小间距2I3对有源区的最小覆盖21275. 引线孔C1最小引线孔面积22C2最小引线孔间距2C3有源区或多晶硅对引线孔的最

32、小覆盖1.5C4有源区引线孔到多晶硅栅的最小间距2C5多晶硅引线孔到有源区最小间距2C6金属或注入框对引线孔的最小覆盖16. 金属连线M1最小线宽3M2最小间距312890nm CMOS技术主要版图设计规则 图形线宽（um）间距（um）有源区0.120.14多晶硅0.100.14引线孔0.120.14金属10.120.12通孔160.130.15金属270.140.14通孔780.360.34金属890.420.42n+/p+0.44第二章 集成电路制作工艺2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CM

33、OS IC中的寄生效应2.3.2 CMOS版图设计规则2.3.3 SOI工艺1292.3.2 SOI CMOS基本工艺SOI结构SOI工艺SOI优点130SOI CMOS结构 1311. 体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。2. 衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅, 是五端器件 。SOI MOSFET的性能 厚膜器件tsi2xdm。背栅对MOSFET性能基本没有影响，和体硅MOS器件基本相同 薄膜器件 tsixdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应 132形成SOI 硅片的基

34、本工艺 (1) 注氧隔离技术（SIMOX） 通过高能量、大剂量注氧在硅中形成埋氧化层. O+的剂量在1.81018cm-2左右；能量200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来做器件，下面是硅衬底 133形成SOI 硅片的基本工艺 (2) 键合减薄技术（BE） 把2个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另一个硅片作为支撑的衬底 134形成SOI 硅片的基本工艺 (3) 智能剥离技术（smart cut） 解决了如何用键合技术形成薄硅膜SOI材料 可以形成高质量的薄硅膜SOI材料 135136Smart

35、 cut流程137 基于台面隔离的SOI CMOS基本工艺流程 138139SOI CMOS的优越性 每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应； 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流 有很好的抗幅照性能；实现三维立体集成。140SOI技术实现三维立体集成 141SOI CMOS反相器结构142 SOI 与体硅CMOS性能比较143抑制闩锁效应：144本节总结闩锁效应及其解决方法版图设计及设计规则SOI工艺及特点145集成电路原理与设计MOS器件MOSMOS器件M：metalO：oxide

36、S：semiconductor147DSGBMOS等效电路压控电流源漏电流：栅压，漏压，衬底偏压148DSGBCMOS数字电路149A Switch!|VGS|An MOS Transistor150MOSFET的输入特性曲线开关特性当控制电压高于阈值电压，开关闭合，低于阈值电压，开关断开DSGB151MOSFET输出特性曲线电压控制电流源非线性电阻DSGBMOS电路152Vout= VDDVin=0VDD(1) 物理思想：瞬态过程，通过PMOS对Vout节点电容充电(2) IDP随输出变化 Vout|VTP|, PMOS线性RC 网络153voutvCR电路的延迟时间MOS器件3.1.1 M

37、OS晶体管阈值电压3.1.2 MOS晶体管电流方程3.2.1 MOS晶体管的亚阈值电流3.2.2 MOS晶体管的瞬态特性3.2.3 MOS器件模型154MOS晶体管阈值电压分析阈值电压的定义： 使源端半导体表面达到强反型的栅压，是区分MOS器件导通和截止的分界点。NMOS开关模型156GateSource(of carriers)Drain(of carriers)| VGS | VGS | | VT |Open (off) (Gate = 0)Closed (on) (Gate = 1)Ron阈值电压157SDp substrateBG VGS + - n+n+depletion regio

38、nn channel半导体表面达到强反型的栅压- VT1581、阈值电压公式(假设NMOS源端和衬底接地)VFB对应半导体平带电压Vox对应栅氧化层上的压降 对应半导体表面耗尽层上的压降DSGB159体效应：对阈值电压的影响假设衬底和源端等电位如果衬底和源端之间有电压，阈值电压会发生变化，也称为衬偏效应衬底偏压VBS对阈值影响NMOS器件一般加负的衬底偏压，即VBS 0（VG-VT-VD） 0（VG-VT-VS） 0（VG-VT-VD） 0（VG-VT-VD）0（VG-VT-VS） 0（VG-VT-VD）0长沟道MOS器件模型3.1.1 MOS晶体管阈值电压分析3.1.2 MOS晶体管电流方程

39、3.2.1 MOS晶体管的亚阈值电流3.2.2 MOS晶体管的瞬态特性3.2.3 MOS器件模型177NMOS开关模型178GateSource(of carriers)Drain(of carriers)| VGS | VGS | | VT |Open (off) (Gate = 0)Closed (on) (Gate = 1)Ron亚阈值区电流179亚阈值区MOS表面弱反型亚阈值电流特性180亚阈电流以载流子的扩散运动为主弱反型的MOS表面相当于一个双极晶体管亚阈值电流181亚阈电流随着栅压指数变化当漏压大于3Vt的时候，亚阈电流基本与漏压无关亚阈电流同温度强烈相关亚阈值电流182亚阈值斜

40、率183也称为亚阈摆幅（slew） 温度对亚阈值斜率的影响184温度对亚阈值斜率的影响体硅的亚阈值斜率一般不小于90mv/decSOI器件的亚阈值斜率可以接近理论极限值60mv/decSOI器件有更好的亚阈值特性185阈值电压对截止态电流的影响186The Power Crisis187低功耗工艺188800.25 V13,000920/4000.08 m 24 1.2 VCL013 HS520.29 V1,800860/3700.11 m 29 1.5 VCL015 HS42 42 42 42 Tox (effective)43142230FET Perf. (GHz)0.40 V0.73

41、V0.63 V0.42 VVTn3000.151.6020Ioff (leakage) (A/m)780/360320/130500/180600/260IDSat (n/p) (A/m)0.13 m 0.18 m 0.16 m 0.16 m Lgate2 V1.8 V1.8 V1.8 VVddCL018 HSCL018 ULPCL018 LPCL018 GFrom MPR, 2000本节总结MOS阈值电压MOS导通电流亚阈电流189集成电路原理与设计MOS器件瞬态和无源器件长沟道MOS器件模型3.1.1 MOS晶体管阈值电压分析3.1.2 MOS晶体管电流方程3.2.1 MOS晶体管的亚阈值

42、电流3.2.2 MOS晶体管的瞬态特性191电路分析直流分析交流分析瞬态分析192瞬态分析输出信号的上升时间和下降时间输入信号到输出信号的延迟时间193瞬态特性的影响因素通过MOS对节点电容充放电Vout|VTP|, PMOS线性194MOS晶体管的瞬态 本征电容 寄生电容1951 MOS晶体管的本征电容196Meyer电容模型1973个集总电容：强反型后沟道区反型层电荷198本征电容：线性区199强反型后体电荷保持不变本征电容：饱和区200本征电容：截止区201表面耗尽弱反型本征电容随VGS的变化202本征电容的简单分区模型工作区 CGB CGS CGD截止区 WLCox 0 0线性区 0

43、1/2 WLCox 1/2WLCox饱和区 0 2/3 WLCox 02032 MOS晶体管的寄生电容204源、漏区pn结电容栅-源、栅-漏覆盖电容205栅-衬底覆盖电容206MOS晶体管的瞬态分析模型207MOSFET电容的简化模型208第三章 集成电路器件与模型MOS器件二级效应MOS的SPICE模型双极器件无源器件209CMOS工艺:无源器件集成电阻器集成电容器集成电路中的互连线210211MOS工艺： n+或p+扩散电阻50150/方块存在对衬底的寄生电容212MOS工艺：多晶硅电阻30200/方块213MOS工艺：阱电阻110k/方块集成电路中的元器件集成电阻器集成电容器集成电路中的

44、互连线214几种电容结构MOS电容双层多晶硅（金属）叠置电容阱区MOS电容215多层金属：垂直电容水平电容216 - 0.97 M1 - 0.10 M6 - 0.10 M7 - 0.70 M2 - 0.50 M3 - 0.50 M4 - 0.50 M5 集成电路中的元器件集成电阻器集成电容器集成电路中的互连线217218连线寄生效应对电路的影响 连线存在着寄生电阻、电容和电感 连线RC延迟影响速度连线寄生效应引入噪声219互连线参数按比例缩小后几何尺寸L，W，H1/k电阻 R=L/WHk电容 Cox1/k延迟时间 RC1电压降 IR1电流密度 I/WHk接触孔电阻k2220互连线对电路的影响

45、互连线的延迟占据电路整体延迟的比例不断增加 互连线的IR电压降，引起信号电压幅度下降芯片面积增大使连线长度增加，进一步加剧以上问题模块最大延迟时间(ps)Adder600Result Mux60Early Bypass Mux100Middle Bypass Mux80Late Bypass Mux752mm wire100221Itanium处理器的算术逻辑单元（ALU）结构图如果触发器的建立时间为65ps,clk到输出Q的延迟时间为50ps请计算电路工作的最大时钟周期互连线寄生电容寄生电阻寄生电感互连线引起可靠性问题互连线的RC延迟222连线的寄生电容223互连线电容224边缘效应225互

46、连线寄生电容：特征尺寸减小 226互连线寄生电容寄生电阻寄生电感互连线引起可靠性问题互连线的RC延迟227连线的寄生电阻 连线电阻: R=RL/W, R=/T 228接触孔电阻: Rco = c/Wl 不同连线材料的电阻率229 材料 电阻率(-m) 银(Ag) 1.610-8 铜(Cu) 1.710-8 金(Au) 2.210-8 铝(Al) 2.710-8 钨(W) 5.510-8 230不同材料的方块电阻 (针对0.25umCMOS工艺) 材料 方块电阻(/) n+、 p+扩散层 50150 n+、 p+扩散层 （有硅化物 ） 35 N阱 1000 1500 多晶硅 150200 多晶硅

47、（有硅化物 ） 45 金属铝 0.050.1减小互连线寄生电阻231Wire Spacing Comparisons232Intel P856.5Al, 0.25m - 0.33 M2 - 0.33 M3 - 0.12 M4 - 1.11 M1 - 0.05 M5 Scale: 2,160 nm - 0.49 M2 - 0.49 M3 - 0.17 M4 - 1.00 M1 - 0.08 M5 - 0.07 M6 Intel P858Al, 0.18m IBM CMOS-8SCU, 0.18m - 0.97 M1 - 0.10 M6 - 0.10 M7 - 0.70 M2 - 0.50 M3

48、- 0.50 M4 - 0.50 M5 From MPR, 2000互连线寄生电容寄生电阻寄生电感互连线引起的可靠性问题互连线的RC延迟233连线的寄生电感234寄生电感的典型值 封装引脚和键合线的寄生电容和电感 封装类型 电容 (pF) 电感(nH) 68-pin plastic DIP 4 35 68-pin ceramic DIP 7 20 256-pin grid array 1-5 2-15 键合线 0.5-1 1-2 压焊块 0.1-0.5 0.01-0.1235互连线寄生电容寄生电阻寄生电感互连线引起的可靠性问题互连线的RC延迟236连线寄生电阻：欧姆压降（IR Drop）237

49、互连线寄生电容：线间串话238对于0.25um工艺，Cm=80fF/mm，Cv=40fF/mm，如果M1上信号变化2.5V，则可以计算M2上产生的干扰信号 避免线间串话的措施239互连线寄生电容寄生电阻寄生电感互连线引起的可靠性问题互连线的RC延迟240互连线延迟的仿真波形241voltage (V)time (nsec)VinVoutLL/10L/4L/2LvoutvCR互连线RC延迟的集总模型242传输延迟时间输出信号上升/下降时间10% 90% 连线RC延迟的分布模型243无法解析求解分布模型的近似求解244分布RC模型与集总RC模型差别电压变化范围 集总RC模型 分布RC模型 0 50

50、% (tpd) 0.69RC 0.38 RC 0 63% () RC 0.5 RC 10% 90% (tr) 2.2 RC 0.89 RC245 电路模拟中近似的分布RC模型246 互连线RC延迟的模拟结果247 Elmore的RC网络延迟模型248Elmore模型249c1c2ci-1cicNr1r2ri-1rirNVinVN12i-1iN D1=c1r1 D2=c1r1 + c2(r1+r2) Di=c1r1+ c2(r1+r2)+ci(r1+r2+ri) Di=c1req+ 2c2req+ 3c3req+ icireqElmore delay equation DN = cirii =

51、ci rjNi互连线对电路影响：展望250芯片面积增大251如果互连线的宽度，高度，间距和介质层厚度等按比例缩小，延迟平方增加互连线延迟随连线长度平方增加，多层互连可以减小互连线的平均长度减小连线RC延迟的措施 合理的连线设计 优化的按比例缩小 多层互连技术 采用新的低阻连线材料 采用新的低k介质材料252 铜互连和低k介质253本节总结254MOS瞬态特性集成电路中的电阻和电容互连线第四章 CMOS单元电路反相器直流特性CMOS反相器4.1 CMOS反相器的直流特性4.2 CMOS反相器的瞬态特性4.3 CMOS反相器的设计256分析过程：数字CMOS电路根据器件在电路中的连接关系，确定电流

52、方向，确定器件的源漏端根据器件的Vgs，判断器件开关的通断，确定逻辑功能定量分析：根据源漏电压和Vdsat判断导通器件的工作区，根据器件电流列出电路的支路电流方程，解方程求出节点电压和支路电流特殊现象考虑亚阈电流、衬偏效应、二级效应257CMOS反相器258Vin作为PMOS和NMOS的共栅极Vout作为共漏极VDD作为PMOS的源极和体端GND作为NMOS的源极和体端VVinout反相器的逻辑符号反相器版图259Connect in MetalShare power and ground标准单元形式的门电路的版图设计通过等高的设计共享电源和地线通过邻接的设计减小面积CMOS反相器的直流特性2

53、60Vin=0，NMOS截止，PMOS导通， 稳态Vout= VDD ,“1”； Vin= VDD，NMOS导通，PMOS截止 , 稳态Vout=0；Vin=VDDVDDVout= 0Vout= VDDVin=0VDD 反相器的工作特点： Vout=Vin；稳态单管导通，没有直通电流CMOS反相器的结构和基本特性若输入为“1”(Vin= VDD)：VGSN = VDD ， VGSP = 0VNMOS导通，PMOS截止输出“0” (Vout = 0V)261CMOS反相器的结构和基本特性若输入为“0”(Vin = 0V)：VGSN = 0V， VGSP=VDDNMOS截止，PMOS导通输出“1”

54、 (Vout = VDD)262CMOS反相器直流电压传输特性输出电平与输入电平之间的关系：电压传输特性(VTC)NMOS与PMOS可以同时导通：并始终有如下关系：263反相器中MOSFET的工作区域264VDDVVinoutN-O N-L N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS Saturation缩写对照：N-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin反相器VTC：区域1265VDDVVinout

55、N-O N-L N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS SaturationN-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin区域1：限制条件因此NMOS截止因此PMOS线性区域1反相器VTC：区域6266VDDVVinoutN-O N-L N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS Saturatio

56、nN-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin区域6：限制条件因此NMOS截止PMOS饱和，但是实际电路中NMOS截止，导通的PMOS的Vds必然为0，不可能工作在饱和区，与实际电路矛盾，VTC曲线不会经过该区域区域6反相器VTC：区域2267VDDVVinoutN-O N-L N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS SaturationN-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN

57、-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin区域2：限制条件因此：NMOS饱和因此：PMOS线性区域2反相器VTC：区域3268VDDVVinoutN-O N-L N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS SaturationN-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin区域3：限制条件NMOS饱和PMOS饱和区域3反相器VTC：区域269VDDVVinoutN-O N-L

58、N-S P-O P-L P-S NMOS OffNMOS LinearNMOS SaturationPMOS OffPMOS LinearPMOS SaturationN-SP-ON-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-OP-SVout +VTP=VinVout+VTN=Vin红色斜线影响PMOS：其上线性，其下饱和/截止蓝色斜线影响NMOS：其下线性，其上饱和/截止两条竖线影响截止器件有沟道没有电流是线性区，因此6区和7区没有实际意义270分析直流特性的出发点：直流条件下没有输出电流满足：IDN=IDPN-OP-LN-SP-LN-SP-SN-LP-SN-LP-ON-O

59、P-SN-SP-OVDDVVinout1、反相器的VTC1、 特点：N-O & P-L2、 特点： N-S & P-L 271比例因子VDDVVinoutVout +VTP=VinVout+VTN=Vin反相器VTC3、 特点：N-S & P-S 272反相器的逻辑阈值电平（逻辑阈值点）Vout +VTP=VinVout+VTN=Vin273反相器VTC4、 特点：N-L & P-S5、 特点： N-L & P-O CMOS反相器实现全摆幅Vout +VTP=VinVout+VTN=Vin电压传输特性曲线(VTC)2743区的高度为两个阈值电压绝对值之和VDDVVinoutVout +VTP=

60、VinVout+VTN=Vin器件参数对VTC的影响275反相器比例因子Kr=Kn/Kp对直流特性影响在VTN=-VTP前提下考虑，以便简化问题VDDVVinout比例因子Kr对VTC影响276Kr变化，短线在红色斜线和蓝色斜线形成的轨道内左右移动，边界是蓝色和红色竖线（Kr趋近无穷和为0）VDDVVinoutVout +VTP=VinVout+VTN=Vin器件参数对VTC的影响277NMOS、PMOS阈值电压的影响在Kr=1前提下考虑，以便简化问题VDDVVinout阈值电压和电源电压影响278阈值电压影响1区、5区宽度以及3区高度，设Kr=1，则Vit=（VTN+VTP+VDD）/2VD