计算机组成原理课后

1、计算机构成原理课后答案计算机构成原理课后答案计算机构成原理课后答案第一章计算机系统概论什么是计算机系统、计算机硬件和计算机软件硬件和软件哪个更重要解：P3计算机系统：由计算机硬件系统和软件系统构成的综合体。计算机硬件：指计算机中的电子线路和物理装置。计算机软件：计算机运转所需的程序及有关资料。硬件和软件在计算机系统中互相依存，缺一不可以，所以相同重要。冯诺依曼计算机的特点是什么解：冯诺依曼计算机的特点是：P8计算机由运算器、控制器、储存器、输入设施、输出设施五大部件构成；指令和数据以同相同地位寄存于储存器内，并能够按地址接见；指令和数据均用二进制表示；指令由操作码、地址码两大多数构成，操作码用

2、来表示操作的性质，地址码用来表示操作数在储存器中的地址；指令在储存器中序次寄存，平常自动序次拿出履行；机器以运算器为中心（原始冯诺依曼机）。解说以下看法：主机、CPU、主存、储存单元、储存元件、储存基元、储存元、储存字、储存字长、储存容量、机器字长、指令字长。解：P9-10主机：是计算机硬件的主体部分，由CPU和主储存器MM合成为主机。CPU：中央办理器，是计算机硬件的核心部件，由运算器和控制器构成；（初期的运算器和控制器不在同一芯片上，此刻的CPU内除含有运算器和控制器外还集成了CACHE）。主存：计算机中寄存正在运转的程序和数据的储存器，为计算机的主要工作储存器，可随机存取；由储存体、各样

3、逻辑部件及控制电路构成。储存单元：可寄存一个机器字并拥有特定储存地址的储存单位。储存元件：储存一位二进制信息的物理元件，是储存器中最小的储存单位，又叫储存基元或储存元，不可以独自存取。储存字：一个储存单元所存二进制代码的逻辑单位。储存字长：一个储存单元所存二进制代码的位数。储存容量：储存器中可存二进制代码的总量；（平常主、辅存容量分开描绘）。机器字长：指CPU一次能办理的二进制数据的位数，平常与CPU的寄存器位数有关。指令字长：一条指令的二进制代码位数。解说以下英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的

4、回答应分英文全称、中文名、功能三部分。CPU：CentralProcessingUnit，中央办理机（器），是计算机硬件的核心部件，主要由运算器和控制器构成。PC：ProgramCounter，程序计数器，其功能是寄存目前欲履行指令的地址，并可自动计数形成下一条指令地址。IR：InstructionRegister，指令寄存器，其功能是寄存目前正在履行的指令。CU：ControlUnit，控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序列。ALU：ArithmeticLogicUnit，算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑运算。ACC：Accumulato

5、r，累加器，是运算器中既能寄存运算前的操作数，又能寄存运算结果的寄存器。MQ：Multiplier-QuotientRegister，乘商寄存器，乘法运算时寄存乘数、除法时寄存商的寄存器。X：此字母没有专指的缩写含义，能够用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来寄存操作数；MAR：MemoryAddressRegister，储存器地址寄存器，在主存顶用来寄存欲接见的储存单元的地址。MDR：MemoryDataRegister，储存器数据缓冲寄存器，在主存顶用来寄存从某单元读出、或要写入某储存单元的数据。I/O：Input/Outputequipment，输入/输出设

6、施，为输入设施和输出设施的总称，用于计算机内部和外界信息的变换与传递。MIPS：MillionInstructionPerSecond，每秒履行百万条指令数，为计算机运算速度指标的一种计量单位。画出主机框图，分别以存数指令“STAM”和加法指令“ADDM”（M均为主存地址）为例，在图中挨次标出达成该指令（包含取指令阶段）的信息流程（如）。假定主存容量为256M*32位，在指令字长、储存字长、机器字长相等的条件下，指出图中各寄存器的位数。解：主机框图如P13图所示。1）STAM指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，ACCMDR，MARMM，W

7、R2）ADDM指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR假定主存容量256M*32位，在指令字长、储存字长、机器字长相等的条件下，ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均为28位。指令和数据都存于储存器中，计算机如何划分它们解：计算机划分指令和数占有以下2种方法：经过不一样的时间段来划分指令和数据，在履行指令阶段（或相应微程序）拿出的即为数据。即在取指令阶段（或取指微程序）拿出的为指令，经过地址根源划分，由PC供给储存单元地址的拿出的是指令，由指令地址码部

8、分供给储存单元地址的拿出的是操作数。第2章计算机的发展及应用平常计算机的更新换代以什么为依照答：P22主要以构成计算机基本电路的元器件为依照，如电子管、晶体管、集成电路等。举例说明专用计算机和通用计算机的差异。答：依照计算机的效率、速度、价钱和运转的经济性和适用性能够将计算机划分为通用计算机和专用计算机。通用计算机适应性强，但牺牲了效率、速度和经济性，而专用计算机是最有效、最经济和最快的计算机，但适应性很差。比方个人电脑和计算器。第3章系统总线什么是总线总线传输有何特点为了减少总线负载，总线上的部件应具备什么特点答：P41.总线是多个部件共享的传输部件。总线传输的特点是：某一时刻只好有一路信息

9、在总线上传输，即分时使用。为了减少总线负载，总线上的部件应经过三态驱动缓冲电路与总线连通。为何要设置总线判优控制常有的集中式总线控制有几种各有何特点哪一种方式响应时间最快哪一种方式对电路故障最敏感答：总线判优控制解决多个部件同时申请总线时的使用权分派问题；常有的集中式总线控制有三种：链式查问、计数器准时查问、独立恳求；特点：链式查问方式连线简单，易于扩大，对电路故障最敏感；计数器准时查问方式优先级设置较灵巧，对故障不敏感，连线及控制过程较复杂；独立恳求方式速度最快，但硬件器件用量大，连线多，成本较高。5.解说以下看法：总线宽度、总线带宽、总线复用、总线的主设施（或主模块）（或从模块）、总线的传

10、输周期和总线的通讯控制。答：P46。、总线的从设施总线宽度：平常指数据总线的根数；总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数；总线复用：指同一条信号线能够分时传输不一样的信号。总线的主设施（主模块）：指一次总线传输时期，拥有总线控制权的设施（模块）；总线的从设施（从模块）：指一次总线传输时期，配合主设施达成数据传输的设施（模块），它只好被动接受主设施发来的命令；总线的传输周期：指总线达成一次完好而靠谱的传输所需时间；总线的通讯控制：指总线传递过程中两方的时间配合方式。试比较同步通讯和异步通讯。答：同步通讯：指由一致时钟控制的通讯，控制方式简单，灵巧性差，当系统中各部件工作速度

11、差异较大时，总线工作效率明显降落。适合于速度差异不大的场合。异步通讯：指没有一致时钟控制的通讯，部件间采纳应答方式进行联系，控制方式较同步复杂，灵巧性高，当系统中各部件工作速度差异较大时，有益于提升总线工作效率。为何说半同步通讯同时保存了同步通讯和异步通讯的特点答：半同步通讯既能像同步通讯那样由一致时钟控制，又能像异步通讯那样同意传输时间不一致，所以工作效率介于二者之间。10.为何要设置总线标准你知道目前流行的总线标准有哪些什么叫plugandplay哪些总线有这一特点答：总线标准的设置主要解决不一样厂家各种模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、PCI等；plugand

12、play：即插即用，EISA、PCI等拥有此功能。画一个拥有双向传输功能的总线逻辑图。答：在总线的两头分别配置三态门，就能够使总线拥有双向传输功能。a0b0a1b1anbna至bb至a12.设数据总线上接有A、B、C、D四个寄存器，要求采纳适合的74系列芯片，达成以下逻辑设计：（1）设计一个电路，在同一时间实现DA、DB和DC寄存器间的传递；（2）设计一个电路，实现以下操作：T0时刻达成D总线；T1时刻达成总线A；T2时刻达成A总线；T3时刻达成总线B。解：（1）由T翻开三态门将D寄存器中的内容送至总线bus，由cp脉冲同时将总线上的数据打入到A、B、C寄存器中。T和cp的时间关系如图（1）所

13、示。cp脉冲ABC总线busT三态门TDcp图（1）（2）三态门1受T0T1控制，以保证T0时刻D总线，以及T1时刻总线接收门1A。三态门2受T2T3控制，以保证T2时刻A总线，以及T3时刻总线接收门2B。T0、T1、T2、T3波形图如图（2）所示。图(2)设总线的时钟频次为8MHz，一个总线周期等于一个时钟周期。假如一个总线周期中并行传递位数据，试问总线的带宽是多少解；总线宽度=16位/8=2B总线带宽=8MHz2B=16MB/s在一个32位的总线系统中，总线的时钟频次为66MHz，假定总线最短传输周期为周期，试计算总线的最大数据传输率。若想提升数据传输率，可采纳什么措施4个时钟解法1：总线

14、宽度=32位/8=4B时钟周期=1/66MHz=s总线最短传输周期=s4=s总线最大数据传输率=4B/ss=解法2：总线工作频次=66MHz/4=总线最大数据传输率=4B=66MB/s若想提升总线的数据传输率，可提升总线的时钟频次，或减少总线周期中的时钟个数，或增添总线宽度。在异步串行传递系统中，字符格式为：1个初步位、8个数据位、1个校验位、2个停止位。若要求每秒传递120个字符，试求传递的波特率和比特率。解：一帧=1+8+1+2=12位波特率=120帧/秒12位=1440波特比特率=1440波特（8/12）=960bps或：比特率=120帧/秒8=960bps第四章0.静态RAM与动向RA

15、M的差异静态RAM(SRAM)速度特别快，只需电源存在内容就不会自动消逝。其基本储存电路为6个MOS管构成1位，所以集成度相对较低，功耗也较大。一般高速缓冲储存器用它构成。动向RAM(DRAM)的内容在10-3或l0-6秒以后自动消逝，所以一定周期性的在内容消逝从行进行刷新。因为它的基本储存电路由一个晶体管及一个电容构成，所以它的集成度高，成本较低，其余耗电也少，但它需要一个额外的刷新电路。DRAM运转速度较慢，SRAM比DRAM要快25倍，一般，PC机的标准储存器都采纳DRAM构成。1.协助储存的技术的指标(1)记录密度Dt=1/pDb=f1/d（min）(2)储存容量C=NKS(3)均匀寻

16、址时间Ta=Tsa+Twd(4)数据传输率Dv=Db*V(5)误码率的三种映照方式：1）直接映照实现简单，不够灵巧。2）全相联映照3）组相联映照储存器的层次构造主要表此刻什么地方为何要分这些层次计算机如何管理这些层次答：储存器的层次构造主要表此刻Cache-主存和主存-辅存这两个储存层次上。Cache-主存层次在储存系统中主要对CPU访存起加速作用，即从整体运转的成效分析，CPU访存速度加速，凑近于Cache的速度，而寻址空间和位价却凑近于主存。主存-辅存层次在储存系统中主要起扩容作用，即从程序员的角度看，他所使用的储存器其容量和位价凑近于辅存，而速度凑近于主存。综合上述两个储存层次的作用，从

17、整个储存系统来看，就达到了速度快、容量大、位价低的优化成效。主存与CACHE之间的信息调动功能所有由硬件自动达成。而主存与辅存层次的调动目前广泛采纳虚假储存技术实现，马上主存与辅存的一部分经过软硬结合的技术构成虚假储存器，程序员可使用这个比主存实质空间（物理地址空间）大得多的虚假地址空间（逻辑地址空间）编程，当程序运转时，再由软、硬件自动配合达成虚假地址空间与主存实质物理空间的变换。所以，这两个层次上的调动或变换操作关于程序员来说都是透明的。说明存取周期和存取时间的差异。解：存取周期和存取时间的主要差异是：存取时间仅为达成一次操作的时间，而存取周期不但包含操作时间，还包含操作后线路的恢复时间。

18、即：存取周期=存取时间+恢复时间5.什么是储存器的带宽若储存器的数据总线宽度为32位，存取周期为200ns，则储存器的带宽是多少解：储存器的带宽指单位时间内从储存器出入信息的最大数目。储存器带宽=1/200ns32位=160M位/秒=20MB/秒=5M字/秒注意：字长32位，不是16位。（注：1ns=10-9s）某机字长为32位，其储存容量是64KB，按字编址它的寻址范围是多少若主存以字节编址，试画出主存字地址和字节地址的分派状况。解：储存容量是64KB时，按字节编址的寻址范围就是64K，如按字编址，其寻址范围为：64K/（32/8）=16K主存字地址和字节地址的分派状况：（略）。一个容量为1

19、6K32位的储存器，其地址线和数据线的总和是多少入采纳以下不一样规格的储存芯片刻，各需要多少片1K4位，2K8位，4K4位，16K1位，4K8位，8K8位解：地址线和数据线的总和=14+32=46根；选择不一样的芯片刻，各需要的片数为：1K4：（16K32）/（1K4）=168=128片2K8：（16K32）/（2K8）=84=32片4K4：（16K32）/（4K4）=48=32片16K1：（16K32）/（16K1）=132=32片4K8：（16K32）/（4K8）=44=16片8K8：（16K32）/（8K8）=24=片89.什么叫刷新为何要刷新说明刷新有几种方法。解：刷新：对DRAM按期

20、进行的所有重写过程；刷新原由：因电容泄漏而引起的DRAM所存信息的衰减需要及时增补，所以安排了按期刷新操作；常用的刷新方法有三种：集中式、分别式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。分别式：在每个读/写周期以后插入一个刷新周期，无CPU访存死时间。异步式：是集中式和分别式的折衷。谈论：1、刷新与再生的比较：共同点：动作系统相同。都是利用DRAM储存元损坏性读操作时的重写过程实现；操作性质相同。都是属于重写操作。差异：解决的问题不一样样。再生主要解决DRAM储存元损坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。操作的时间不一

21、样样。再生紧跟在读操作以后，时间上是随机进行的；刷新以最大间隔时间为周期准时重复进行。动作单位不一样样。再生以储存单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个储存器所有芯片内部储存矩阵的同一行。芯片内部I/O操作不一样样。读出再生时芯片数据引脚上有读出数据输出；刷新时因为CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。基于上述差异，为防范两种操作混杂，分别叫做再生和刷新。2、CPU访存周期与存取周期的差异：CPU访存周期是从CPU一边看到的储存器工作周期，他不必定是真实的储存器工作周期；存取周期是储存器速度指标之一，它反应了储存器真实的

22、工作周期时间。3、分别刷新是在读写周期以后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。4、刷新准时方式有3种而不是2种，必定不要忘了最重要、性能最好的异步刷新方式。10.半导体储存器芯片的译码驱动方式有几种解：半导体储存器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，构造简单，费器械；重合法：地址分行、列两部分译码，行、列译码线的交织点即为所选单元。这种方法经过行、列译码信号的重合来选址，也称矩阵译码。可大大节俭器械用量，是最常用的译码驱动方式。11.一个8K8位的动向RAM芯片，其内部构造摆列

23、成256256形式，存取周期为s。试问采纳集中刷新、分别刷新和异步刷新三种方式的刷新间隔各为多少解：采纳分别刷新方式刷新间隔为:2ms，此中刷新死时间为：256s=s采纳分别刷新方式刷新间隔为：256（s+s）=s采纳异步刷新方式刷新间隔为:2ms12.画出用10244位的储存芯片构成一个容量为64K8位的储存器逻辑框图。要求将64K分红4个页面，每个页面分16组，指出共需多少片储存芯片。解：设采纳SRAM芯片，则：总片数=（64K8位）/（10244位）=642=128片题意分析：本题设计的储存器构造上分为整体、页面、组三级，所以绘图时也应分三级画。第一应确立各级的容量：页面貌量=总容量/页

24、面数=64K8/4=16K8位，4片16K8字串通成64K8位组容量=页面貌量/组数=16K8位/16=1K8位，16片1K8位字串通成16K8位组内片数=组容量/片容量=1K8位/1K4位=2片，两片1K4位芯片位并联成1K8位储存器逻辑框图：（略）。设有一个64K8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称储存基元）欲设计一种拥有上述相同多储存基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确立这种芯片的地址线和数据线，并说明有几种解答。解：储存基元总数=64K8位=512K位=219位；思路：如要满足地址线和数据线总和最小，应尽量把储存元安排在字向，因为地

25、址位数和字数成2的幂的关系，可较好地压缩线数。解：设地址线根数为a19；b=219-a；a，数据线根数为b，则片容量为：2b=2若a=19，b=1，总和=19+1=20；a=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8，总和=16+8=24；由上可看出：片字数越少，片字长越长，引脚数越多。片字数减1、片位数均按2的幂变化。结论：假如满足地址线和数据线的总和为最小，这种芯片的引脚分派方案有两种：地址线=19根，数据线=1根；或地址线=18根，数据线=2根。14.某8位微型机地址码为18位，若使用4K4位的RAM芯片构成模块板构造的储存器，试问：1）

26、该机所同意的最大主存空间是多少2）若每个模块板为32K8位，共需几个模块板（3）每个模块板内共有几片RAM芯片4）共有多少片RAM5）CPU如何选择各模块板解：（1）该机所同意的最大主存空间是：218位8=256K8位=256KB2）模块板总数=256K8/32K8=块83）板内片数=32K8位/4K4位=82=16片4）总片数=16片8=128片（5）CPU经过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格式分派以下：模板号（3位）芯片号（3位）片内陆址（12位）MREQA1574138A14A13A12（低电平有效）作访存控制信号，D4A11设CPU共有16根地址线，8

27、根数据线，并用R/WA0.CPUPDPROGROM1ROM2RAM1RAM2RAM3OEOECSCSCSD0.D3D7MREQA12D4PDROGR/W74138OECSA15A14A13A11A0.CPUROM1RM2AM1AM2RAM3.D0D3D7作读写命令信号（高电平为读，低电平为写）。现有以下储存芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138译码器和其余门电路（门电路自定）。试从上述规格中采纳适合芯片，画出CPU和储存芯片的连结图。要求：1）最小4K地址为系统程序区，409616383地址范围为用户程序区；2）指出采纳的储存芯片种类

28、及数目；3）详尽画出片选逻辑。解：（1）地址空间分派图：系统程序区（ROM共4KB）：0000H-0FFFH用户程序区（RAM共12KB）：1000H-FFFFH（2）选片：ROM：选择4K4位芯片2片，位并联RAM：选择4K8位芯片3片，字串通(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:3000H-3FFFH)（3）各芯片二进制地址分派以下：A1A1A1A1A1A1A9A8A7A6A5A4A3A2A1A0543210ROM1,000000000000000020000011111111111RAM1000100000000000

29、00001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111CPU和储存器连结逻辑图及片选逻辑以以下图(3)所示：MREQG1Y7G2AA15G2B74138Y3Y2A14AY1A13BY0A12C.A11.A0CPUPD/PROGROM2RAM1RAM2RAM3ROM1OEOECSCSCSD0.D3D4.D7.R/W图（3）CPU假定同上题，现有8片8K8位的RAM芯片与CPU相连，试回答：1）用74138译码器画出CPU与储存芯片的连结图；2）写出每片RAM的地址范围；（3

30、）假如运转时发现不论往哪片RAM写入数据后，以A000H为初步地址的储存芯片都有与其相同的数据，分析故障原由。4）依据（1）的连结图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么结果解：（1）CPU与储存器芯片连结逻辑图：+5VG1Y7G2A.MREQ.G2B74138Y2A15AY1A14BY0A13C.A12.A0.CPUWERAM0WERAM1.WERAM7CSCS.CSD0.D7R/W2）地址空间分派图：RAM0:0000H-1FFFHRAM1:2000H-3FFFHRAM2:4000H-5FFFHRAM3:6000H-7FFFHRAM4:8000H-9FFFHRAM5

31、:A000H-BFFFHRAM6:C000H-DFFFHRAM7:E000H-FFFFH（3）假如运转时发现不论往哪片RAM写入数据后，以A000H为初步地址的储存芯片(RAM5)都有与其相同的数据，则根本的故障原由为：该储存芯片的片选输入端很可能总是处于低电平。假定芯片与译码器自己都是好的，可能的状况有：1）该片的-CS端与-WE端错连或短路；2）该片的-CS端与CPU的-MREQ端错连或短路；3）该片的-CS端与地线错连或短路。（4）假如地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”状况。此的时储存器只好寻址A13=1的地址空间(奇数片)，A13=0的另一半地址空间（

32、偶数片）将永久接见不到。若对A13=0的地址空间（偶数片）进行接见，只好错误地接见到A13=1的对应空间(奇数片)中去。17.写出1100、1101、1110、1111对应的汉明码。解：有效信息均为n=4位，假定有效信息用b4b3b2b1表示校验位位数k=3位，（2k=n+k+1）设校验位分别为c1、c2、c3，则汉明码共4+3=7位，即：c1c2b4c3b3b2b1校验位在汉明码中分别处于第1、2、4位c1=b4b3b1c2=b4b2b1c3=b3b2b1当有效信息为1100时，c3c2c1=011,汉明码为1110100。当有效信息为1101时，c3c2c1=100,汉明码为0011101

33、。当有效信息为1110时，c3c2c1=101,汉明码为1011110。当有效信息为1111时，c3c2c1=010,汉明码为0110111。已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码能否出错第几位出错解：假定接收到的汉明码为：c1c2b4c3b3b2b1纠错过程以下：P1=c1b4b3b1P2=c2b4b2b1P3=c3b3b2b1假如收到的汉明码为1100100，则p3p2p1=011，说明朝码有错，第3位（b4）出错，有效信息为：1100假如收到的汉明码为1100111，则p3p2p1=111，说明朝码有错，第7位（b

34、1）出错，有效信息为：0110假如收到的汉明码为1100000，则p3p2p1=110，说明朝码有错，第6位（b2）出错，有效信息为：0010假如收到的汉明码为1100001，则p3p2p1=001，说明朝码有错，第1位（c1）出错，有效信息为：0001某机字长16位，常例的储存空间为64K字，若想不改用其余高速的储存芯片，而使访存速度提升到8倍，可采纳什么措施绘图说明。解：若想不改用高速储存芯片，而使访存速度提升到8倍，可采纳八体交织存取技术，8体交织接见时序以以下图：启动储存体0启动储存体1启动储存体2启动储存体3启动储存体4启动储存体5启动储存体6启动储存体7单体访存周期什么是“程序接见

35、的局部性”储存系统中哪一级采纳了程序接见的局部性原理解：程序运转的局部性原理指：在一小段时间内，近来被接见过的程序和数据很可能再次被接见；在空间上，这些被接见的程序和数据常常集中在一小片储存区；在接见序次上，指令序次履行比转移履行的可能性大(大概5:1)。储存系统中Cache主存层次采纳了程序接见的局部性原理。25.Cache做在答：Cache做在CPU芯片内有什么利处将指令Cache和数据CPU芯片内主要有下边几个利处：Cache分开又有什么利处1）可提升外面总线的利用率。因为Cache在CPU芯片内，CPU接见Cache时不用占用外面总线。2）Cache不占用外面总线就意味着外面总线可更多

36、地支持I/O设施与主存的信息传输，增强了系统的整体效率。3）可提升存取速度。因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提升。将指令Cache和数据Cache分开有以下利处：1）可支持超前控制和流水线控制，有益于这种控制方式下指令预取操作的达成。2）指令Cache可用ROM实现，以提升指令存取的靠谱性。3）数据Cache对不一样数据种类的支持更加灵巧，既可支持整数（例32位），也可支持浮点数据（如64位）。增补：Cache构造改良的第三个措施是分级实现，如二级缓存构造，即在片内Cache（L1）和主存之间再设一个片外Cache（L2），片外缓存既能够填充片内缓存容量不够大的弊端

37、，又可在主存与片内缓存间起到光滑速度差的作用，加速片内缓存的调入调出速度。30.一个组相连映照的CACHE由64块构成，每组内包含4块。主存包含4096块，每块由128字构成，访存地址为字地址。试问主存和高速储存器的地址各为几位画出主存地址格式。解：cache组数：64/4=16，Cache容量为：64*128=213字，cache地址13位主存共分4096/16=256区，每区16块主存容量为：4096*128=219字，主存地址19位，地址格式以下：主存字块标记（8位）组地址（4位）字块内陆址（7位）32.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字组相联映象（即

38、Cache每组内共有4个字块）的Cache组织，要求：32位，设计一个四路1）画出主存地址字段中各段的位数；2）设Cache的初态为空，CPU挨次从主存第0、1、299号单元读出100个字（主存一次读出一个字），并重复按此序次读8次，问命中率是多少（3）若Cache的速度是主存的6倍，试问有Cache和无Cache对比，速度提升多少倍答：（1）因为容量是按字节表示的，则主存地址字段格式划分以下：87232（2）因为题意中给出的字地址是连续的，故（1）中地址格式的最低2位不参加字的读出操作。当主存读0号字单元时，将主存0号字块（07）调入Cache（0组x号块），主存读8号字单元时，将1号块（8

39、15）调入Cache（1组x号块）主存读96号单元时，将12号块（96103）调入Cache（12组x号块）。共需调100/813次，就把主存中的100个数调入Cache。除读第1遍时CPU需接见主存13次外，今后重复读时不需再接见主存。则在800个读操作中：访Cache次数=（100-13）+700=787次Cache命中率=787/80098%3）设无Cache时访主存需时800T（T为主存周期），加入Cache后需时：+13）TT/6+13T787倍则：800T/有Cache和无Cache对比，速度提升倍左右。38.磁盘组有六片磁盘，每片有两个记录面，储存地区内径22厘米，外径33厘米，

40、道密度为40道/厘米，内层密度为400位/厘米，转速2400转/分，问：1）共有多少储存面可用2）共有多少柱面3）盘组总储存容量是多少4）数据传输率是多少解：1）若去掉两个保护面，则共有：2-2=10个储存面可用；2）有效储存地区=（33-22）/2=柱面数=40道/cm=220道（3）内层道周长=22道容量=400位/cm=3454B面貌量=3454B220道=759，880B盘组总容量=759，880B10面=7，598，800B（4）转速=2400转/60秒=40转/秒数据传输率=3454B40转/秒=138，160B/S注意：1）计算盘组容量时一般应去掉上、下保护面；的精度采纳不一样将

41、引起答案不一样，一般取两位小数；2）盘组总磁道数（=一个盘面上的磁道数）3）柱面数4）数据传输率与盘面数没关；5）数据传输率的单位时间是秒，不是分。某磁盘储存器转速为3000转/分，共有4个记录盘面，每毫米5道，每道记录信息12288字节，最小磁道直径为230mm，共有275道，求：1）磁盘储存器的储存容量；2）最高位密度（最小磁道的位密度）和最低位密度；3）磁盘数据传输率；4）均匀等候时间。解：（1）储存容量=275道12288B/道4面=13516800B2）最高位密度=12288B/23017B/mm136位/mm（向下取整）最大磁道直径=230mm+275道/5道2=230mm+110

42、mm=340mm最低位密度=12288B/34011B/mm92位/mm（向下取整）3）磁盘数据传输率=12288B3000转/分=12288B50转/秒=614400B/S（4）均匀等候时间=1/50/2=10ms谈论：1、本题给出的道容量单位为字节，所以算出的储存容量单位也是字节，而不是位；2、由此算出的位密度单位最后应变换成bpm(位/毫米）；3、均匀等候时间是磁盘转半圈的时间，与容量没关。设有效信息为110，试用生成多项式G(x)=11011将其编成循环冗余校验码。解：编码过程以下：M(x)=110n=3G(x)=11011k+1=5k=4M(x)x4=1100000M(x)x4/G(

43、x)=1100000/11011=100+1100/11011R(x)=1100M(x)x4+R(x)=1100000+1100=1101100=CRC码（7，3）码注：本题的G(x)选得不太好，当最高位和最低位出错时，余数相同，均为0001。此时只好检错，没法纠错第五章I/O有哪些编址方式各有何特点解：常用的I/O编址方式有两种：I/O与内存一致编址和I/O独立编址；特点：I/O与内存一致编址方式的I/O地址采纳与主存单元地址完好相同的格式，主存占用同一个地址空间，CPU可像接见主存相同接见I/O设施，不需要安排特地的I/OI/O设施和指令。I/O独立编址方式机遇器为I/O设施特地安排一套完

44、好不一样于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，谈论：I/O编址方式的意义：CPU需要经过特地的I/O指令来接见I/O地址空间。I/O明此种编址方式的选择主要影响到指令系统设计时I/O编址方式对应的I/O指令设置状况。I/O指令的安排，所以描绘其特点时必定要说I/O与内存一致编址方式将I/O地址看作是储存地址的一部分，占用主存空间；问题：的确地讲，I/O与内存一致编址的空间为总线空间，I/O所占用的是内存的扩展空间。I/O独立编址方式有明显的I/O地址表记，而I/O与内存一致的编址方式没有；问题：不论哪一种编址方式，I/O地址都是由相应的指令供给的，而地址自己并无特

45、别的表记。简要说明CPU与I/O之间传达信息可采纳哪几种联系方式它们分别用于什么场合答：CPU与I/O之间传达信息常采纳三种联系方式：直接控制（马上响应）、同步、异步。适用处合分别为：直接控制适用于构造极简单、速度极慢的I/O设施，CPU直接控制外设处于某种状态而不必联络信号。同步方式采纳一致的时标进行联系，适用于CPU与I/O速度差不大，近距离传递的场合。异步方式采纳应答系统进行联系，适用于CPU与I/O速度差较大、远距离传递的场合。谈论：注意I/O互换方式、I/O传递分类方式与I/O联系方式的差异：串行、并行I/O传递方式常用于描绘I/O传递宽度的种类；I/O互换方式主要谈论传递过程的控制

46、方法；I/O联系方式主要解决传递时CPU与I/O之间如何获得通讯联系以成立起操作上的同步配合关系。同步方式适用于CPU与I/O工作速度完好同步的场合。问题：I/O要达到与CPU工作速度完好同步一般是不可以能的。同步方式的实质是快”，如采纳同步方式一般CPU达不到满负荷工作。“就慢不就.I/O设施与主机互换信息时，共有哪鸡枞控制方式简述它们的特点。(1）程序直接控制方式：也称查问方式，采纳该方式，数据在CPU和外设间的传递完好靠计算机程序控制，CPU的操作和外头设施操作同步，硬件构造简单，但因为外面设施动作慢，浪费CPU时间多，系统效率低。（2）程序中断方式：外设施准备就绪后中断方式猪肚通知CP

47、U，在CPU相应I/O设施的中断请求后，在暂停现行程序的履行，转为I/O设施服务科明显提升CPU的利用率，在必定程度上实现了主机和I/O设施的并行工作，但硬件构造负载，服务开支时间大、（3）DMA方式与中断方式相同，实现了主机和I/O设施的并行工作，因为DMA方式直接依靠硬件实现储存与I/O设施之间的数据传递，传递时期不需要CPU程序干涉，CPU可连续履行本来的程序，所以CPU利用率和系统效率比中断方式更高，但DMA方式的硬件构造更加复杂。字符显示器的接口电路中配有缓冲储存器和只读储存器，各有何作用解：显示缓冲储存器的作用是支持屏幕扫描时的屡次刷新；只读储存器作为字符发生器使用，他起着将字符的

48、ASCII码变换为字形点阵信息的作用。某计算机的I/O设施采纳异步串行传递方式传递字符信息。字符信息的格式为一位初步位、七位数据位、一位校验位和一位停止位。若要求每秒钟传递480个字符，那么该设施的数据传送速率为多少解：48010=4800位/秒=4800波特；波特是数据传递速率波特率的单位。注：题意中给出的是字符传递速率，即：字符/秒。要求的是数据传递速率，串行传递时一般用波特率表示。二者的差异：字符传递率是数据的“纯”有效传递率，不含数据格式信息；波特率是“毛”传递率，含数据格式信息。10.什么是I/O接口为何要设置I/O接口I/O接口如何分类解：I/O接口一般指CPU和I/O设施间的连结

49、部件；I/O接口分类方法好多，主要有：按数据传递方式分有并行接口和串行接口两种；按数据传递的控制方式分有程序控制接口、程序中断接口、结合程序查问方式的接口电路，说明其工作过程。解：程序查问接口工作过程以下（以输入为例）：1）CPU发DMA接口三种。I/O地址地址总线接口设施选择器译码选中，发SEL信号开命令接收门；2）CPU发启动命令D置0，B置1接口向设施发启动命令设施开始工作；3）CPU等候，输入设施读出数据DBR；4）外设工作达成，达成信号接口B置0，D置1；5）准备就绪信号控制总线CPU；6）输入：CPU经过输入指令（IN）将DBR中的数据取走；若为输出，除数据传递方向相反之外，其余操

50、作与输入近似。工作过程以下：1）CPU发I/O地址地址总线接口设施选择器译码选中，发SEL信号开命令接收门；2）输出：CPU经过输出指令（OUT）将数据放入接口DBR中；3）CPU发启动命令D置0，B置1接口向设施发启动命令设施开始工作；4）CPU等候，输出设施将数据从DBR取走；5）外设工作达成，达成信号接口B置0，D置1；6）准备就绪信号控制总线CPU，CPU可经过指令再次向接口DBR输出数据，进行第二次传递。说明中断向量地址和进口地址的差异和联系。解：中断向量地址和进口地址的差异：向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断进口地址是中断服务程序首址。中断向量地址和进

51、口地址的联系：中断向量地址可理解为中断服务程序进口地址指示器（进口地址的地址）中断服务程序进口地址。(两种方法：在向量地址所指单元内放一条JUM，经过它访存可获取指令；主存中设向量地址表。参照）谈论：硬件向量法的实质：当响应中断时，为了更快、更靠谱的进入对应的中断服务程序履行，希望由硬件直接供给中断服务程序进口地址。但在内存地址字较长时这是不可以能的。所以由硬件先供给中断源编号、再由编号间接地获取中断服务程序进口地址。这种中断源的编号即向量地址。因为一台计算机系统可带的中断源数目很有限，所以向量地址比内存地址短得多，用编码器类逻辑部件实现很方便。在什么条件下，I/O设施能够向CPU提出中断恳求

52、解：I/O设施向CPU提出中断恳求的条件是：I/O接口中的设施工作达成状态为1（D=1），中断障蔽码为0（MASK=0），且CPU查问中断时，中断恳求触发器状态为1（INTR=1）。什么是中断同意触发器它有何作用解：中断同意触发器是CPU中断系统中的一个部件，他起着开关中断的作用（即中断总开关，则中断障蔽触发器可视为中断的分开关）。16.在什么条件和什么时间，CPU能够响应I/O的中断恳求解：CPU响应I/O中断恳求的条件和时间是：中间止同意状态为断恳求被查到，则在一条指令履行完时，响应中断。1（EINT=1），且最罕有一此中17.某系统对输入数据进行取样办理，每抽取一个输入数据，CPU就要中

53、断办理一次，将取样的数据存至储存器的缓冲区中，该中断办理需P秒。其余，缓冲区内每储存N个数据，主程序就要将其拿出进行办理，这个办理需Q秒。试问该系统能够追踪到每秒多少次中断恳求解：这是一道求中断饱和度的题，要注意主程序对数据的办理不是中断办理，所以算在中断次数内。Q秒不可以N个数据所需的办理时间=PN+Q秒均匀每个数据所需办理时间=（PN+Q）/N秒；求倒数得：该系统追踪到的每秒中断恳求数=N/（PN+Q）次。在程序中断方式中，磁盘申请中断的优先权高于打印机。当打印机正在进行打印时，磁盘申请中断恳求。试问能否要将打印机输出停下来，等磁盘操作结束后，打印机输出才能连续进行为何解：这是一道多重中断

54、的题，因为磁盘中断的优先权高于打印机，所以应将打印机输出停下来，等磁盘操作结束后，打印机输出才能连续进行。因为打印机的速度比磁盘输入输出的速度慢，并且暂停打印不会造成数据抛弃。谈论：打印机不断，原由有以下几种：打印内容已存入打印机缓存；问题：1）假如打印机无缓存呢2）假如打印机有缓存，还需要用程序中断方式互换吗（应用DMA)因为在指令履行末查中断，所以履行打印指令时不会响应磁盘中断。问题：打印中断办理程序=打印指令采纳字节交织传递方式，当二者同时恳求中断时，先响应盘，再响应打印机，交织服务。问题：这是程序中断方式吗因为打印机速度比CPU慢得多，CPU将数据发送给打印机后，就去为磁盘服务，而这时

55、打印机可自己慢慢打印。问题：停止打印机传递=停止打印灵巧作我有打印机，感觉上打印机工作是连结的；问题：人的感觉速度=计算机工作速度CPU对DMA恳乞降中断恳求的响应时间能否相同为何解：CPU对DMA恳乞降中断恳求的响应时间不一样样，因为两种方式的互换速度相差很大，所以CPU一定以更短的时间间隔查问并响应DMA恳求（一个存取周期末）。谈论：CPU对DMA的响应是即时的；随时都能响应CPU响应DMA的时间更短；DMA比中断速度高；短、高或不一样样的详尽程度不一样样。因为DMA与CPU共享主存，会出现二者争用主存的矛盾，CPU一定将总线让给DMA接口使用，常用停止CPU访存、周期盗取及DMA与CPU

56、交替访存三种方式有效的分时使用主存；这种状况不过存在于DMA与中断程序之间吗答非所问。DMA的工作方式中，CPU暂停方式和周期挪用方式的数据传递流程有何不一样绘图说明。解：两种DMA方式的工作流程见下页，其主要差异在于传递阶段，现行程序能否完好停止访存。停止CPU访存方式的DMA工作流程以下：现行程序CPUDMACI/OCPUDMACI/OBCD周期盗取方式的DMA工作流程以下：现行程序CPUDMACI/OCPUDMACI/OBCD31.s，试问该外设能否可用程序中断方式与主机互换信息，为何假定某设施向CPU传递信息的最高频次是40K次/秒，而相应的中断办理程序其履行时间为40s解：该设施向C

57、PU传递信息的时间间隔=1/40K=103=25s40则：该外设不可以用程序中断方式与主机互换信息，因为此中断办理程序的履行速度比该外设的互换速度慢。谈论：s）比较凑近，传递过程会屡次的打断CPU履行主程序，而履行中断服务程序，所以不可以用程序中断方式。s）与中断办理时间（40I/O传递（25错：此时CPU还有可能履行主程序吗举例说明：（输入）假定初始CPU悠闲，则当I/O将第一个数据放在接口的数据缓冲寄存器中后，向CPU发第一此中断恳求，CPU马上响应；I/O设施匀速运转，s时响应；s后，第二此中断恳求到来，CPU正在履行中断程序接收第一个数据，4025s时响应；s后，第三此中断恳求到来，C

58、PU正在履行中断程序接收第二个数据，要到8050后，第四此中断恳求到来，但此时第三此中断恳求还没有响应，则放在数据缓冲寄存器中的第三个数据来不及接收，被第四个数据冲掉；75谈论：s，CPU大多数时间处于“踏步等候”状态；互换一次用时25+40=65s错1：25I/O传递间隔主要指设施准备数据的时间（输入），这段时间设施与CPU并行工作。错2：程序中断不存在踏步等候。10-6=140秒，时间过长，用程序中断不划算；中断办理程序履行时间=错1：设施传递频次错2：越慢速的设施越适适用中断。若外设与CPU之间有足够大的缓冲区，则能够用程序中断方式；假如安排足够大的缓冲区，为何不用DMA方式谈论（续）：

59、二者速度相差较小没有必需用中断。32.能否可采纳一条指令履行结束时响应DMA恳求的方案，为何若不可以，应采纳什么方案设磁盘储存器转速为3000转/分，分8个扇区，每扇区储存1K字节，主存与磁盘储存器数据传递的宽度为16位（即每次传递16位）。假定一条指令最长履行时间是25解：先算出磁盘传递速度，而后和指令履行速度进行比较得出结论。1616=1K8道容8量=1KB8=1K4=4K字数传率=4K字3000转/分=4K字50转/秒=200K字/秒s5一个字的传递时间=1/200K字/秒注：在此1K=1024，来自数据块单位缩写。5s1/8；1/2；（2）XX（3）1/41/16解：（1）若要X1/2

60、，只需a1=1，a2a6不全为0即可（a2ora3ora41/8，只需a1a3不全为0即可（a1ora2ora3=1），ora5ora6=1）；（2）若要Xa4a6可任取0或1；X（3）若要1/41/16，只需a1=0，a2可任取0或1；当a2=0时，若a3=0，则一定a4=1，且a5、a6不全为0（a5ora6=1；若a3=1，则a4a6可任取0或1；当a2=1时，a3a6可任取0或1。3.设x为整数，x补=1，x1x2x3x4x5，若要求x-16，试问x1x5应取何值解：若要x-16，需x1=0，x2x5随意。（注：负数绝对值大的补码码值反而小。）设机器数字长为8位（含1位符号位在内），写