课件第5章iir滤波器matlab与fpga实现poleparallel

1、- Module Name:PoleParallel - Behavioral-library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARILL;use IEEE.STD_LOGIC_SIGNED.ALL;-改为有符号数运算数据包entity PoleParallel isPort ( rst : inSTD_LOGIC; -低电平有效clk : inSTD_LOGIC; -2KHzYin : inSTD_LOGIC_VECTOR (11 downto 0);-数据输入频率为 2KHzYout : outSTD_LOGIC_VE

2、CTOR (25 downto0);-全精度运算需 26bit 数据end PoleParallel;architecture Behavioral of PoleParallel is-有符号数乘法器 IP 核-需要注意的是，更换目标器件时，需要重新生成 IP 核component multc12port (-滤波器系数为 12bit 量化a: IN std_logic_VECTOR(11 downto 0);-输入数据为 18bit 量化b: IN std_logic_VECTOR(11 downto 0);-由于滤波器系数没有达到满量程，只用 23bit 数据即可精确表示乘法结果p: O

3、UT std_logic_VECTOR(22 downto 0);end component;-定义具有 7 个元素，18bit 的器，输入数据type YinReg is array (6 downto 0) of STD_LOGIC_VECTOR(11downto 0);-定义具有 8 个元素，29bit 的器，乘法结果typeMultRegisarray(7downto0)ofSTD_LOGIC_VECTOR(22 downto 0);signal Yin_Reg: YinReg;signal Mult_Reg: MultReg;-将滤波器系数成常量,该系数由仿真设计获取-constan

4、t c0: std_logic_vector(7 downto 0):=X200;- 512constant c1: std_logic_vector(11 downto 0):=XC66;- -922constant c2: std_logic_vector(11 downto 0):=X48B;- 1163constant c3: std_logic_vector(11 downto 0):=XCD5;- -811constant c4: std_logic_vector(11 downto 0):=X19C;- 412constant c5: std_logic_vector(11 do

5、wnto 0):=XF86;- -122constant c6: std_logic_vector(11 downto 0):=X018;-24constant c7: std_logic_vector(11 downto 0):=XFFE;-2begin-将输入数据存入移位寄存器 Xin_Reg 中PYin: pros(rst,clk)beginif rst=0 thenfor i in 0 to 6 loopYin_Reg(i)0);end loop;elsif rising_edge(clk) then-与串行结构不同的是，此处不需要判断计数器状态for i in 0 to 5 loop

6、Yin_Reg(i+1)= Yin_Reg(i);end loop;Yin_Reg(0)=Yin;end if;end pros PYin;-IP 核的参数参见工程目录下的 multc12.xco 文件Umult1: multc12 port map(c1,Yin_Reg(0),Mult_Reg(1);Umult2: multc12 port map(c2,Yin_Reg(1),Mult_Reg(2);Umult3: multc12 port map(c3,Yin_Reg(2),Mult_Reg(3);Umult4: multc12 port map(c4,Yin_Reg(3),Mult_Reg(4);Umult5: multc12 port map(c5,Yin_Reg(4),Mult_Reg(5);Umult6: multc12 port map(c6,Yin_Reg(5),Mult_Reg(6);Umu