一种新型基于FPGA的伪随机序列发生器设计

1、精选优质文档-倾情为你奉上精选优质文档-倾情为你奉上专心-专注-专业专心-专注-专业精选优质文档-倾情为你奉上专心-专注-专业一种新型基于FPGA的伪随机序列发生器设计作者：赵怡余稀来源：电子技术与软件工程2013年第18期摘 要：本文提出了一种具有可调特性的伪随机序列发生器，并使用硬件描述语言Verilog HDL和Quartus8.0进行描述和仿真电路。结果表明，该设计在线性反馈移位寄存器基础上，产生的随机序列具有316任意级数可调和反馈系数可控的特点。该设计与其他常见设计相比，具有灵活性好优点，可以广泛用于通信、信息安全等领域。【关键词】FPGA 伪随机序列 线性反馈移位寄存器 可调1

2、引言伪随机序列是一种可以预先确定并可以重复产生和复制，且具有随机统计特性的二进制码序列。伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理，虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。在现代工程实践中，在信息安全、数字网络、移动通信、导航、雷达和保密通信、通信系统性能的测量等领域中有着广泛的应用。本文设计利用Verilog HDL语言描述电路中各模块。所设计的伪随机序列发生器具有316级的级数可调，且反馈函数中的反馈系数也可控。相较于其他伪随机序列发生器4-8，本设计具有级数可调的特性，还具有反馈系数可调的特性。2 m序列的产生m序列是最别广泛

3、采用的伪随机序列之一，除此之外，还有其他的伪随机序列，如Gold序列、M序列等，本文设计的伪随机序列发生器是采用m序列设计的。反馈函数可以写为：（模2加）。反馈线的连接状态用ci表示，ci=1表示反馈线连通，即有反馈参加；ci=0，则表示此反馈线断开。反馈线的连接状态的不同，就可能改变此移位寄存器输出序列的周期。因此， ci的取值决定了移位寄存器的反馈连接和序列的结构。级数（n）和反馈系数一旦确定，反馈移位寄存器的输出序列就确定了。反馈移位寄存器的级数不同，m序列的反馈系数也不同。本文将级数（n）和反馈系数设计成灵活可调的输入，使伪随机序列发生器输出序列可调，增加电路的灵活性。3 电路设计3.

4、1 电路的总体设计本文所设计的可调伪随机序列发生器主要有：移位寄存器组模块、复位电路模块、译码器模块、多路选择器模块、数据选择器模块、反馈控制模块等。在FPGA上实现时，封装成一个电路，使用统一的输入输出管脚，统一的输入时钟信号。输入信号有：4位的级数（n）控制输入、使能控制、输入时钟、反馈系数控制（c）；输出信号有：伪随机序列输出。电路结构如图1所示。3.2 各模块设计级数（n）可调的是本设计的核心之一，实现移位寄存器的多级移位可调。伪随机序列发生器可由m序列的特征向量，根据控制级数的输入信号（n），产生316级的任意一级的随机序列，产生的最长的序列长度为 ，基本上可以满足一般应用需求。级数

5、控制输入信号是一个四位的二进制数，利用四位二进制来表示所输入的316级任意一个十进制数。如图2所示，级数控制输入信号到译码器中进行译码，将译码的结果传到多路选择器。通过多路选择器进行选择，得到不同的移位控制信息，输出的移位控制信息控制移位寄存器组。反馈系数（C）可调的是本设计的另外一个核心，实现线性反馈线性移位寄存器的反馈系数可调。本设计的伪随机序列发生器可根据控制反馈系数信号输入（C），产生不同的反馈移位寄存器的结构，从而输出不同的伪随机序列。反馈控制输入信号为16位的二进制数来表示 ，其中“1”表所示反馈线连通，“0”表示反馈线断开。参考文献1中出了部分m序列发生器的反馈系数，在本设计中可

6、以实现。4 结语本文利用Verilog HDL设计实现了一个m序列级数从316级任意级数可调，且反馈系数可控制的伪随机序列发生器。所设计的电路具有很强的灵活性和通用性，可以满足各种对序列级数和反馈系数有灵活要求的各种应用场合。该设计的电路可以产生的最长的序列长度为 ，可以满足大部分场合下的要求。整体电路硬件结构简单、占用的器件资源少、具有很好的灵活性。参考文献1段吉海.基于CPLD/FPGA的数字通信建模与设计M.北京：电子工业出版社，2004.2夏宇闻.Verilog 数字系统设计教程M.北京：北京航空航天大学出版社，2003.3赵嘎，王小军.基于FPGA 的可配置伪随机序列发生器的设计与实现J.云南大学学报，2012.作者简介1.赵怡，单位：景德镇陶瓷学院机械电子工程学院，出生年月：1985.09，籍贯：江西南昌市，职称：助理实验师