组成实验报告-计算机22

1、实验实验实验分析VHDL程序代码，写出寄存器组模块的设计思路（ 个数为 64）并且完成相关的读写操作。实验实验实验分析VHDL程序代码，写出寄存器组模块的设计思路（ 个数为 64）并且完成相关的读写操作。实验原，设计思路与源代 源代码libraryuseentityregister_16is: in : in std_logic_vector(15downto: inlibraryuseentityregister_16is: in : in std_logic_vector(15downto: in : in : in end : out std_logic_vector(15downto

2、architectureaofregister_16is if reset =0q_output = elsif(clkeventandclk=1)then if sel = 1 and write = 1 thenend if;end end pro end a;2-4libraryuseentitydecoder2_to_4 port: std_logic_vector(1 downtosel00 : out std_logic; sel01 : out std_logic; sel02 : out std_logic; sel03:outstd_logicend architecture

3、behavioralofdecoder2_to_4 =(not sel(1) and(not =(not sel(1) andsel(0)=sel(1) and(not=sel(1) and end libraryentity mux4_to_1 is : in std_logic_vector(15downto =sel(1) and end libraryentity mux4_to_1 is : in std_logic_vector(15downto end : in std_logic_vector(1downto : out std_logic_vector(15downto ar

4、chitecturebehavioralofmux4_to_1is mux:pro ,input0,input1,input2,caseselis whenwhenwhenend case;out_put=input0; out_put=input1; out_put=input2; out_put -该语句将底的引脚与顶层-号连接起来了；顶层设计实体的外部输入信号= -顶层设计实体的外部输入信=-该语句将底的引脚与顶层-号连接起来了；顶层设计实体的外部输入信号= -顶层设计实体的外部输入信-顶层设计实体的外部输入信号 -顶层设计实体的外部输入信号 =q_output = decoder2_t

5、o_4 port -24= = -顶层设计实体的外部输入信mux4_to_1 port-41 多路-顶层设计实体的外部输入信号 -顶层设计实体的输出信号 out_put end实验步16位寄存器的工程、2-4译的工程、4-1 实验现象分仿真图7. 实验小实验四：模块连接1. 实验目进一步掌握Vhdl7. 实验小实验四：模块连接1. 实验目进一步掌握Vhdl 掌握ISE14.*的使用（选2. 实验要3. 实验2-4 4. 设计思路与源代2-4选择器和或门，在又一个顶层实体进ABG源代码libraryuseate b1:out std_logic);architecturebehavof end behav;ate源代码libraryuseate b1:out std_logic);architecturebehavof end behav;ate2-4libraryuseentitydecoder2_to_4 port: std_logic_vector(1 downtosel00 : out std_logic; sel01 : out std_logic; sel02 : out std_logic; sel03:outstd_logicend architecturebehavioralofdecoder2_to_4 =(not s