采用中大规模集成电路逻辑相关设计

1、采用中大规模集成电路逻辑相关设计采用SSI进行逻辑设计时，逻辑设计和元件选择是相互独立的，设计追求的目标是最小化，即尽量减少门和触发器的数量。采用MSI或LSI进行逻辑设计时，最小化也不再是追求的目标，因为一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为基础，从设计要求的逻辑功能描述出发，合理地选用器件，充分利用器件本身所具有的功能，减少SSI器件和连线的数量。采用中大规模集成电路逻辑相关设计6.1 二进制并行加法器二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，二进制乘法运算，十进制加法运算等功能。采用中大规模集成电路逻辑相关设

2、计 全加器的逻辑图Ci-1SiAiBi&Ci=1&1=1PiGi采用中大规模集成电路逻辑相关设计 超前进位加法器提高工作速度的途径：设法减小进位信号的传递时间进位传递公式采用中大规模集成电路逻辑相关设计四位二进制超前进位加法电路P0G0C0S3S2S1S0A0 B0A1 B1A2 B2A3 B3全加器全加器全加器全加器C-1超前进位形成逻辑P1G1C1P2G2C2P3G3C-1C3采用中大规模集成电路逻辑相关设计74LS283 逻辑图&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0PiGi=AiBiPiGi=Gi

3、采用中大规模集成电路逻辑相关设计例： 用四位二进制并行加法器设计一个将8421BCD码转换成余3码的代转换电路。余3码比8421码多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3码FC4C08421BCD码0011“ 0”解：采用中大规模集成电路逻辑相关设计例： 用四位二进制并行加法器设计一个四位二进制并行加法/减法器。解： 利用补码，将减法变为加法采用中大规模集成电路逻辑相关设计F4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S11111被加数(被减数)加数(减数)a4 a3 a2 a1b4 b3 b2 b1功能选择M和(差)采用中

4、大规模集成电路逻辑相关设计例： 用四位二进制并行加法器设计一个用余3码表示的一位十进制数加法器。解： 余3码相加时无进位，结果要减3；有进位，结果要加3。减3(0011)可以变为加13(1101)。采用中大规模集成电路逻辑相关设计A4A3A2A1B4B3B2B1F4 F3 F2 F1和数余3码FC4C0“ 1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加数余3码加数余3码1进位输入III采用中大规模集成电路逻辑相关设计例： 用四位二进制并行加法器设计一位8421BCD码十进制数加法器。解： 8421BCD码相加时有进位或出现冗余码时，结果要加6调整。采用中大规模集成电路

5、逻辑相关设计A4A3A2A1B4B3B2B1F4 F3 F2 F1和数8421BCD码FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加数8421BCD码加数8421BCD码进位输入III&采用中大规模集成电路逻辑相关设计函数表达式 数值比较电路采用中大规模集成电路逻辑相关设计函数表达式 一位比较器(A=B)AB&(AB)(AB)&1采用中大规模集成电路逻辑相关设计采用中大规模集成电路逻辑相关设计 采用中大规模集成电路逻辑相关设计 采用中大规模集成电路逻辑相关设计B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o74LS85逻辑图采用

6、中大规模集成电路逻辑相关设计 24位串行比较器B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o0 1 0A0 A1 A2 A3B0 B1 B2 B3(AB)I(A=B)I(AB)oB0 B1 B2 B3B4 B5 B6 B7A4 A5 A6 A7A0 A1 A2 A3(AB)I(A=B)I(AB)oB0 B1 B2 B3B20B21B22B23A0 A1 A2 A3A20A21A22A23IIIVI输出输入采用中大规模集成电路逻辑相关设计 24位并行比较器010A0 A1 A2 A3B0 B1 B2 B3A40B4(AB)I(A=B)I(AB)oB0 B1 B2 B

7、3A0 A1 A2 A3输出输入VII(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3II(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3III(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3IV(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3V(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3B5 B6 B7 B8A5 A6 A7 A8A90B9B10B11B12B13A10A11A12A13A140 B14B15B16B17B18A15A16A17A18

8、A190 B19B20B21B22B23A20A21A22A23采用中大规模集成电路逻辑相关设计6.3 译码器译码器的功能是对具有特定含义的输入代码进行“ 翻译”或“ 辨认”，将其转换成相应的输出信号。采用中大规模集成电路逻辑相关设计1. 二进制译码器：将n个输入变量变换成2n个输出函数，且每个输出函数对应于n个输入变量的一个最小项。采用中大规模集成电路逻辑相关设计注：本表中的“ ”代表0或1输入S1 S2S3 A2 A1 A0输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y711111111000000000100001111 00110011 01010101 0111111111 101

9、1111111 1101111111 1110111111 1111011111 1111101111 1111110111 1111111011 采用中大规模集成电路逻辑相关设计用与非门组成的3线8线译码器G0G7G6G5G4G3G2G1GSSA0A1A2S1逻辑函数表达式采用中大规模集成电路逻辑相关设计74LS138的引脚图如下:A0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC18916地74LS138采用中大规模集成电路逻辑相关设计用两片74LS138组成的4线16线译码器74LS138(1)A0A1A2S10123456774LS138(2)A0A1A2S10123456

10、7D0D1D2D31采用中大规模集成电路逻辑相关设计2. 二十进制译码器：将4位BCD码的10组代码翻译成10个十进制数码。采用中大规模集成电路逻辑相关设计输入A3 A2 A1 A000000000110000111100001100110 0 0001010101 0111111111 1011111111 1101111111 111011111 1 111101111 1 111110111 1 1111110111 1111111011 111111110 1 1111111110 1111110011111100110101011111111111111111111111111111

11、11111111111111111111111111111111输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9采用中大规模集成电路逻辑相关设计采用中大规模集成电路逻辑相关设计二十进制译码器电路A3A2A0A1采用中大规模集成电路逻辑相关设计例： 用一片74LS138三输入八输出译码器和适当的与非门实现全减器的功能。输入AiBiGi-1输出 DiGi0000010100111001011101110011110110000011采用中大规模集成电路逻辑相关设计采用中大规模集成电路逻辑相关设计A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1 S2 S3&DiGi“1

12、”采用中大规模集成电路逻辑相关设计例： 用译码器和与门实现逻辑函数F(A, B, C, D)=m(2, 4, 6, 8, 10, 12, 14)解：F(A, B, C, D)=采用中大规模集成电路逻辑相关设计Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1&Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1BCDA1F采用中大规模集成电路逻辑相关设计6.4 多路选择器完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。 D0 D1 D2 D3A1 A0 Y4选1数据选择器 D0 D1 D2 D3 A1 A0S Y采用中大规模集成电路逻辑相关设计采用中大规模

13、集成电路逻辑相关设计74153型双四选一多路选择器1Q2Q1&1&1111111S1D01D11D21D3A1A02S2D02D12D22D3（a）逻辑图（b）等效电路（C）方框图1Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S2D02D32S采用中大规模集成电路逻辑相关设计双十六选一多路选择器1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32Sa输出b输出A0A1A2

14、A30a1a2a3a4a5a6a7a8a9a10a11a12a13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15ba输入b输入采用中大规模集成电路逻辑相关设计采用中大规模集成电路逻辑相关设计例1： 用多路选择器实现以下逻辑函数功能。F(A, B, C)=m(2, 3, 5, 6)解：方案I：采用八路数据选择器F(A, B, C)=A B C +A B C +A B C +A B C WA2A1A0 D0+ A2A1A0 D1 + A2A1A0 D2 + A2A1A0 D3 + A2A1A0 D4+ A2A1A0 D5 + A2A1A0 D6+ A2A1

15、A0 D7采用中大规模集成电路逻辑相关设计比较上述两个表达式可知：要使WF，只需令A2A，A1B，A0C，且D0D1D4 D70 而D2D3D5D61即可。所以，根据分析可作出用八路选择器实现给定函数的逻辑电路图。D0D1D2D3D4D5D6D7A2A1A0ABCWF8选1MUX001 1 0 1 1 0采用中大规模集成电路逻辑相关设计方案II：采用四路数据选择器四路选择器具有两个选择控制变量，当用来实现三变量函数功能时，应该首先从函数的三个变量中任选两个作为选择控制变量，然后再确定选择器的数据输入。假定选A、B与选择控制A1、A0相连，则可将函数F的表达式表示成如下形式：采用中大规模集成电路

16、逻辑相关设计F(A, B, C)=A B C +A B C +A B C +A B C=A B 0 +A B (C + C) +A B C +A B C=A B 0 +A B 1 +A B C +A B C采用中大规模集成电路逻辑相关设计显然，要使四路选择器的输出W与函数F相等，只需D00, D11, D2 C, D3C 。由此，可作出用四路选择器实现给定函数功能的逻辑电路图如图所示。A1A0ABWF4选1MUXD0D1D2D301CC采用中大规模集成电路逻辑相关设计本例的两种方案表明：用具有n个选择控制变量的选择器实现n个变量的函数或n+1个变量的函数时，不需要任何辅助电路，可由选择器直接实

17、现。当函数的变量比选择器的选择控制变量数多于两个以上时，一般需要适当的逻辑门辅助实现。同时，在确定各数据输入时，通常借助卡诺图。采用中大规模集成电路逻辑相关设计例2: 下面是一个具有五个输入变量的逻辑函数的真值表，用三个双四选一多路选择器实现。采用中大规模集成电路逻辑相关设计五变量函数1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S000001111EEDC BALE00 1 0 1采用中大规模集成电路逻辑相关设计. F1(A,B,C,D)=m(0,1,5,7,10,13,15) F2(A,B,C,

18、D)=m(8,10,12,13,15)作F1 F2的卡诺图(以A= A1 B= A0)逻辑函数.例3 : 试用一片双四路数据选择器实现下列采用中大规模集成电路逻辑相关设计. F1ABCD00000101111110100110101000001101F1= ABC +ABD + ABCD + ABD采用中大规模集成电路逻辑相关设计.F2ABCD00000101111110101110100001000000F2= ABD + ABC+ABD = ABD + ABCD采用中大规模集成电路逻辑相关设计.比较双4路数据选择器的功能表和输出表达式: A1 A0 1W 2W 0 0 1D0 2D0 0

19、1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得: 1D0=C 1D1=D 1D2=CD 1D3=D 2D0=0 2D1=0 2D2=D 2D3=CD采用中大规模集成电路逻辑相关设计.1W2WA1A01D02D01D12D11D21D32D22D374LS153F1F2ABCCDDDDCD&采用中大规模集成电路逻辑相关设计6.5 计数器 计数器可分为同步计数器和异步计数器。如果按进位制分类，则可分为二进制计数器、十进制计数器等；按功能来分类，又可分为加法计数器、减法计数器和加/减可逆计数器等。 典型的中规模集成电路计数器（如74LS193）是四位二进制可逆计数器。采用中

20、大规模集成电路逻辑相关设计例 : 74LS193四位二进制同步可异计数器.1891674LS193ABVCCQBQAQCQDCPDCPUQCBQCCCrLDCD采用中大规模集成电路逻辑相关设计.Cr : 清0LD : 预置数控制QCC :进位输出QCB :借位输出D、C、B、A :预置数输入CPU : 加计数脉冲输入CPD : 减计数脉冲输入采用中大规模集成电路逻辑相关设计 Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加计数 0 1 d d d d

21、 1 减计数 功能表 :采用中大规模集成电路逻辑相关设计74LS193型四位二进制可逆计数器逻辑图QATRS1TRS1TRS1TRSQBQCQD&1&1&1&11111CPUCPDCrLDABCD&11QCBQCC采用中大规模集成电路逻辑相关设计例1 : 用74LS193利用反馈归零法构成十进制加法计数器CrCPUCPDD C B A LDQD QC QB QAQCCQCB74LS193CP&11采用中大规模集成电路逻辑相关设计 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101采用中大规模集成电路逻辑相关设计例2 : 用74LS193

22、利用预置数法构成模12减法计数器CrCPUCPDD C B A LDQD QC QB QAQCCQCB74LS19311CP1&1110初态设置采用中大规模集成电路逻辑相关设计.LD111111101101110010111010100110000111011001010100 0011采用中大规模集成电路逻辑相关设计例3 : 利用两片74LS193构成模147加法计数器.CrCPUCPDD C B A LDQD QC QB QAQCCCP&CrCPUCPDD C B A LDQD QC QB QAQCC1Q7Q6Q5Q4Q3Q2Q1Q0当Q7 Q6 Q5 Q4Q3 Q2 Q1 Q0=1001

23、0011时清0.实现147加法计数.采用中大规模集成电路逻辑相关设计例4 : 利用两片74LS193构成模147减法计数器.CrCPDD C B A LDQD QC QB QAQCBCrCPDD C B A LDQD QC QB QAQCB11110000CPQ5Q4Q6Q7Q0Q1Q2Q3置数脉冲采用中大规模集成电路逻辑相关设计6.6 寄存器 寄存器是数字系统中用于存放数据或运算结果的地方。具有接收数据、存放数据或传送数据的功能。还应有左、右移位，串、并行输入，串、并行输出以及预置、清零等功能。 典型的中规模集成电路寄存器（如74LS194）是四位双向移位寄存器。采用中大规模集成电路逻辑相关

24、设计74LS194MADRD0D3DLD1D2Q1Q2Q0Q3MBCPCr采用中大规模集成电路逻辑相关设计Q0、Q1、Q2、Q3: 寄存器状态MA MB :工作方式选择CP :工作脉冲D0、D1、D2、D3:并行数据输入DR:右移串行数据输入DL:左移串行数据输入Cr : 清0采用中大规模集成电路逻辑相关设计功能表 :Cr CP MB MA DR D0 D1 D2 D3 DL Q0 Q1 Q2 Q30 d d d d d d d d d1 0 d d d d d d d d1 1 1 d d0 d1 d2 d3 d1 0 1 1 d d d d d1 0 1 0 d d d d d1 1 0

25、d d d d d 11 1 0 d d d d d 01 d 0 0 d d d d d d0 0 0 0保 持d0 d1 d2 d31 Q0 Q1 Q20 Q0 Q1 Q2Q1 Q2 Q3 1 Q1 Q2 Q3 0 保 持采用中大规模集成电路逻辑相关设计例 : 用74LS194构成模4计数器。1100011000111001CrMAMBDR D0 D1 D2 D3 DLQ0 Q1 Q2 Q374LS193CP111/01采用中大规模集成电路逻辑相关设计(1) 掩模型ROM 由厂家根据用户要求对芯片写入信息,通过掩模工艺在规定的位置制作晶体管(此位为“ 1 ”),不作晶体管(此位为“ 0 ”

26、).用户不能改动.(2) 可编程ROM(PROM) 存储的内容可由用户写入,写“ 0 ”时,烧断晶体管基极的熔丝,写“ 1 ”时保留熔丝.但编程后不能再改变.(3) 可多次编程ROM(EPROM) EPROM在用户编程后还允许用紫外光擦除数据重新编程.EPROM一旦编程后,在使用时只能读出信息而不能写入信息.ROM的分类：6.7 只读存储器采用中大规模集成电路逻辑相关设计A0F0An-1Fm-1w0W2n-1地址译码器存储体字线位线2nm(位)ROM的结构：采用中大规模集成电路逻辑相关设计A1A0VCC地址译码器W0W1W2W3F0F1F2F3V0V1V2V3采用中大规模集成电路逻辑相关设计.

27、若A1 A0=01,则W1为“ 1 ”使三极管V0、 V2 、V3导通而V1截止.使F0、F2、F3为“ 1 ” ,F1输出为“ 0 ”.从逻辑电路的角度出发,字线和位线之间构成逻辑“ 或 ”的关系.故:上图是44 ROM电原理图.F0=W0+W1F1=W0F2=W0+W1 +W2 +W3F3=W1 +W2 +W3采用中大规模集成电路逻辑相关设计.根据地址译码器的功能可以写出字线的表达式为: W0= A1A0 W1= A1A0 W2= A1A0 W3= A1A0代入F0 F3 得: F0= A1A0 + A1A0 F1= A1A0 F2= A1A0 + A1A0 + A1A0 + A1A0 F

28、3= A1A0 + A1A0 + A1A0采用中大规模集成电路逻辑相关设计.A1A1A0A0W0W1W2W3F0F1F2F31111&采用中大规模集成电路逻辑相关设计.将逻辑图画成阵列图:A1A1A0A0W0W1W2W3F0F1F2F3与阵阵或列列采用中大规模集成电路逻辑相关设计0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B3 B2 B1 B0 G3 G2 G1 G00000000011111111011001100110011000111100001111000000111111110000例：