FPGA开发板硬件设计方案070516

1、th SYNERTONEU i办同原团协同集团北京研发中心文档基本信息文档级别总页数13文档 名称FPGA开发板硬件设计方案编制人宋波所在部门硬件开发审核人曹占生编制日期2007-6-8FPGA开发板硬件设计方案引言在FPGA选型报告中，我们阐明了产品用途和设计目标，列出了具体的规格需求并最 终选定了 Altera stratixII EP2S180F-1020作为FPGA器件，本文将详细说明FPGA整体设计 方案。一、器件布局1、器件总体布局图高速A/DRJ45以太网高速A/D扩展口 24PinRS-232RS-232高速A/D高密 connectorPOWER SUPPLY: 16V高速A

2、/DRJ45以太网高速A/D扩展口 24PinRS-232RS-232高速A/D高密 connectorPOWER SUPPLY: 16V大电流开关稳压器：5V、3.3V、1.8V、1.2VLDO: 2.8VDC/DC: 12VDC/DC: -5V高速A/DCrystalJTAG高速D/ASRAMMICTORSD Card高速D/A高速D/AFPGAEP2S180FLASH高速D/A高速D/ADDR SDRAM程控逻音频A/D辑芯片音频A/D高密 connectorSD Card键盘FLASH高速D/A高速D/ADDR SDRAM程控逻音频A/D辑芯片音频A/D高密 connectorSD C

3、ard键盘Sharp LCD2、器 音频D/A井口 LCD串口 LCD4X PCI-Express 接口n学口展扩HmJ 立实用性：将各种使用接口布置在板边方便使用，包括高速A/D D/A的SMA 频 D/A 音频 A/D D/A 的 RCA 端子、摄像头 Connector、LCD Connector、键盘接口、RJ-45n学口展扩接口、RS-232 接口、USB2.0 OTG 接口、CF Card（可选）、SD Card、Power supply端子、扩展口； PCI-e和DDR存储器接口可放置于板内。电磁兼容：将电源集中放置在右上角区域，做好接地和滤波设计；将高速A/D、 D/A器件集中

4、放置在左侧，尽量缩短信号线的走线距离并避免交叉线。产品升级：将FPGA开发板分为了基板和核心板两个部分，上图红色框区域为基 板，绿色框区域为核心板，板间用高速Connector连接，向后开发只需重新设计核 心板，可节省大量开发时间和费用。二、功能说明1、FPGA742 I/O Pin外接 2* 64MB DDR SDRAM，可选 MICRON、INFINEON 和 SAMSUNG 任一家产 品，另外在基板上再扩展一接口以满足更大容量需求外接 128MB FLASH夕卜接 256KB*16 SRAM155.52 MHz /100 MHz /33.3 MHz /25MHz 时钟源数字程控逻辑芯片外

5、接12V风扇降温主要器件：FPGA EP2S180128Mb FLASH AM29LV128MH113REI256K*16 SRAM IDT71V416510PH64MB DDR SDRAM MT46LC16M16A2数字程控逻辑芯片EPM1270F256C32、电源电源为模拟和数字器件提供稳定可靠的直流电压，设计核心要素包括：DC 16V/3.75A输入端子，Fuse保护电源输入端使用共模抑制电感ESD二极管保护、反向电压保护和滤波钽电解电容LED指示灯选用高效率大电流容量的开关稳压管提供5V、3.3V、1.8V、1.2V选用大电流容量1.5A的LDO提供2.8VDC/DC提供12V/0.5

6、A风扇电源DC/DC提供-5V运放电源使用专用电源电感支持大电流容量电源PCB Layout注意点（参考下文说明），还要参考各芯片Datasheet中关于Layout 的说明事项主要器件：开关稳压管LM2678 LTC3728 LTC17781.8V LDO LT196312V DC/DC LTC1872-5V DC/DC LTC3704电源电感TOKO 919AS系列电解电容一180UF100UF10UF56UF 等三极管和场效应管ESD二极管、保险管、Zenar二极管、肖特基二极管、LED直流风扇12V/0.2A3、高速A/D高速A/D用于数字通信接收机IF采样功能，将模拟信号转化为数字信

7、号供给FPGA 做处理，设计核心要素包括：四路 125Msps，12bit 高速 A/D，推荐使用 AD9233BCPZ-125输入电压：1.8V（模拟），3.3V（数字），其中1.8V耗电220mA，四路要880mA，要使用大电流容量稳压管供电，因为是高速芯片，每个供电管脚接0.1uF去耦电容RF/IF输入，经Transformer转换为两路信号，2Vp-p输入，Transformer后端RC网络要根据输入信号的频率而变换Freqency range(MHz)RC(pF)07033157020033520030015530015NC125MHz有源晶振时钟，经Transformer转换为差分

8、信号CLK+/CLK-，一个晶振可 负载两个A/D芯片利用肖特基二极管对输入的模拟和时钟信号电平进行钳制I2C 控制指令（SCLK/SDIO）A/D Data输出经Buffer进入FPGA，前后加20100欧姆电阻有助于减少 overshooting 和 ringing主要器件：A/D Converter AD9233BCPZ-125125MHz Crystal CB3LV-3CTransformer ADT1-1WT/ETC1-1-13Buffer 74VCX162244Schottky Diode HSMS28124、高速D/A高速D/A用于数字宽带通信，将数字信号转化为模拟信号供给下一级

9、做处理，设 计核心要素包括：四路125Msps，12bit高速D/A，推荐使用AD9752输入电压：5V（模拟数字），0.1uF去耦、1uF滤波电容125MHz有源晶振时钟，单端输入，一个晶振可负载两个D/A芯片模拟差分信号输出，电阻网络调整输出共模电压数字信号输入端接上拉和下拉电阻（可选）主要器件：D/A Converter AD9752125MHz Crystal CB3LV-3CTransformer ADT1-1WT5、Audio A/DAudio A/D用于数字音频接收机采样功能，将模拟信号转化为数字信号供给FPGA 做处理，设计核心要素包括：两路 Stereo，16bit Audi

10、o D/A，推荐使用 AD1877输入电压：5V（模拟数字），0.1uF、10nF去耦、1uF滤波电容12,288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片左右两声道模拟输入TTL串行数据输出主要器件：Audio A/D Converter AD187712.288MHz Crystal6、Audio D/AAudio D/A用于将数字音频信号转化为模拟信号，设计核心要素包括：两路 Stereo，24bit Audio A/D,推荐使用 AD1853输入电压：5V（模拟数字），0.1uF滤波电容12,288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片左右两声道模拟

11、差分输出运放和低通滤波，采用5V供电，如果声音效果不佳，还可采用外接直流电源土 15V供电喇叭和耳机两种音频输出方式主要器件：Audio D/A Converter AD185312.288MHz CrystalOP275运放器LA4525喇叭功放LA4536A耳机功放三、接口说明1、RS-232两路 RS-232 Transceiver，9Pin 标准 RS-232 接口，接口 定义为DCDRXDTXDDTRGNDDSRRTSCTSRI一路选用 MAX3380，2TX/2RX 普通 Transceiver，传输速率 460kbps，连接 RXDCTSTXDRTSGND一路选用MAX3245，

12、3TX/5RX高速Transceiver，传输速率1Mbps，全部连接2、RJ-45一路以太网控制器，ISA BUS接口，推荐使用CS8900A输入电压：3.3V（模拟数字），0.1uF去耦电容20MHz无源晶振时钟，双端输入TX/RX差分信号输出双向 buffer主要器件：以太网控制器CS8900ABuffer 74VCX16324520MHz Crystal NVRAM AT93C46A 内部集成XFMR的RJ-45接口3、USB 2.0 OTG两路高速（全速）USB 2.0 OTG Transceiver，推荐使用 ISP1504A输入电压：5V3.3V2.8V1.8V，0.1uF滤波电

13、容，利用电源分配开关提供5V电压 给USB接口19.2MHz无源晶振时钟，双端输入一路标准USB接口，接口定义为5VD-D+GND一路 Mini USB 接口，接口定义为 5VD-D+IDGND, ID 连接 Transceiver ID 引脚， 标准USB接口没有该功能，Transceiver ID引脚经1K电阻接地主要器件：高速（全速）USB 2.0 OTG Transceiver ISP1504A19.2MHz Crystal双路USB电源分配开关MIC2536ESD Filter IP4059 （可选）4、CMOS摄像头CMOS摄像头接口没有固定标准，可以采用48Pin CSI Con

14、nector，包括CSI数据传 输（MCLKFVLVPIXCLKDATA15:0）、GPIO 传感器控制（RESETPOWD）、I2C （SDA SCLK）和电源供电四个部分输入电压：2.8V1.8V（模拟数字），0.1uF滤波电容一般摄像头都是8bit数据信号接上拉电阻，最好都通过buffer驱动和FPGA通信我们现在有一个Freescale的CMOS摄像头，48Pin CSI Connector接口，只需安装 驱动程序即可5、CF&SD CardCF&SD都可作为外设存储器，SD卡可兼容MMC卡，3.3V输入电压SD 9Pin 结构，接口 定义为 Data2Data3CMDgnd3.3VC

15、LKgndData0Data1，FPGA 输出的Data可直接连接外设存储器MMC 7Pin结构，两侧比SD卡各少一个Data pinCF 50Pin结构较复杂，从功能上说，SD可以实现大容量存储，个人认为不需要再 在板上设计CF接口接口选择：CF SAMTEC CFT-150可选）6、JTAG JTAG有20Pin和14Pin两种标准接口，两者电气特性一致，没有本质差别 我们选用20Pin结构，接口定义为Pin nodescriptionPin nodescriptionPin nodescriptionPin nodescription1Vref6GND11RTCK16GND2VCC7TM

16、S12GND17NC3TRST8GND13TDO18GND4GND9TCK14GND19NC5TDI10GND15SRST20GND TRSTTDITMSNRST可接不高于10K上拉电阻防止误触发 TCKRTCK可接不高于10K下拉电阻防止误触发 VCC3.3V供电，Vref也可直接连接3.3V7、键盘外接键盘采用20PIN接口接口定义如下图PinSignalDescription1VCC+3 volt power2NCNO CONNECTION3UART2_RXDKEY_COL7KEYPAD COLUMN 7 Bidirectional signal used to scan a keypa

17、d4UART2_RTSKEY_ROW6KEYFAD ROW 6 Bidirectional signal used to scan a keypad5UART2_TXDKEY_COL6KEYPAD COLUMN 6 Bidirectional signal used to scan a keypad6UART2_CTSKEY_ROW7KEYFAD ROW 7 Bidirectional signal used to scan a keypad7KP_COL5KEYFAD COLUMN 5 Bidirectional signal used to scan a keypad8KP_ROW5KEY

18、FAD ROW 5 Bidirectional signal used to scan a keypad9KP_COL4KEYFAD COLUMN 4 Bidirectional signal used to scan a keypad10KP_IROW4KEYFAD ROW 4 Bidirectional signal used to scan a keypad11KP_COL3KEYPAD COLUMN 3 Bidirectional signal used to scan a keypad12KP_ROW3KEYFAD ROW 3 Bidirectional signal used to

19、 scan a keypad13KP_COL2KEYFAD COLUMN 2 Bidirectional signal used to scan a keypad14KP_IROW2KEYRD ROW 2 - Bidirectional signal used to scan a keypad15KP_COL1KEYFAD COLUMN 1 Bidirectional signal used to scan a keypad16KPJROW1KEYPAD ROW 1 Bidirectional signal used to scan a keypad17KP_COLOKEYFAD COLUMN

20、 0 Bidirectional signal used to scan a keypad18KP_IROWOKEYPAD ROW 0 Bidirectional signal used to scan a keypad19NONO CONNECTION20GNDGROUND8、LCD 接口 配合我们目前有的一套34PIN SHARP LCD接口，接口定义如下:VCC 1 2 GNDOE_ACD 3 4 FLM_VSYNG_SPSLP.HYSYNC 5 6 LSGLKLD5_B5 7 8 LD4_B4LD3_B3 9 10 LD2_B2LD11_G511 12LD10_G4LD9_G3 13

21、14 LD8_G2LD17_R515 16 LD16_R4LD15_R317 18 LD14_R2CONTRAST 19 20 LGDONSPL.SPR 21 22 REVPS 23* 24 CLSLD1_B1 25 26 LDO_BOLD7_G1 27 28 LD6_G0LD13_R129 30LD12_R0TOP 31 32 BOTTOMLEFT 33 34 RIGHT 40PIN并口 LCD,接口定义如下图IPU_VSYNCHO1, 2IPU_LD0IPU_LD13, 4IPU_LD2IPU_LD95, 6IPU_LD4IPU_LD57 8IPU_LD17IPU_LD89 10IPU_L

22、D7IPU_LD611 12IPU_FAR_RSTLCDRSTO13 14IPU_WRIPU_LD915 163V3IPU_LD1117, 18IPU_LD10IPU_LD1319, 20GNDIPU_LD1521, 22IPU_LD12IPU_LCS023, 24IPU_LD14IPU_RD25, 26IPU_LD1 6LED_MD127, 28PM_VBLITELED_MD229, 30LED_MD3LED_MD431 32NGGND33 34CVDD_2,775VLED_KP35 36NCDVDD_1,8 V37 38NVCC7GPIO139 40GPIO216PIN串口 LCD,接口定

23、义如下图DVDD_k8V1 23V3IPU_SD_CLK3 4IPU_SD_D_IOSERLCD_CS5 6IPU_SER_RSTLCDRST27 8IPU_SD_D_IGND9 10CVDD_775VLED_AD111 12PM_VBLITELED_AD213 14ledLkpGPIO115 16GPIO2 5V/3.3V/2.8V/1.8V 供电，加 10uF 滤波电容9、MICTORTektronix and Agilent logic analyzer connectorsAgilent有90Pin、40Pin两种标准接口，我们选用40Pin接口，3.3V供电要和 JTAG TRST/

24、TDI/TDO/TCK/TMS五个引脚连接数据和时钟引脚可根据Agilent式样书布线MICTOR选择依赖逻辑分析仪设备厂家的标准，不同的厂家标准不同，也可参考FS2公司的产品说明，对应38Pin Mictor板间高密度高速接口现在还不能确定基板和核心板间有多少线需要连接，SAMTEC DPAF-3.0高密接口 有184Pin，占用面积合适(1*5cm)，围绕核心板边放置4个高密接口可以有4*184=736Pin 应该可以满足设计需求。高密接口必然带来信号的损失，影响信号传输的速度，选择知名厂家产品尤为重要。 一个高密连接器有四组位置对称引脚便于排列，引脚序号如下图：B1B2 C1 c2 D1

25、 D2a1OO oO oO oO O O oO O O o O o Q oO oO oO oO oO oO oO o Oa450o o o Q o Q oOQaB1B2 C1 c2 D1 D2a1OO oO oO oO O O oO O O o O o Q oO oO oO oO oO oO oO o Oa450o o o Q o Q oOQa2a46扩展口扩展口种类较多，选择主要看使用，我选3*24pin接口。根据使用选择放置位置。 上侧扩展口用来扩展USB、UART和I2C，右下角两个扩展口一个用来扩展SD和 KEYPAD,另一个作为GPIO预留口。PCI-Express 接口PCI-Ex

26、press的接口有IX、2X、4X、8X、12X、16X、32X多种标准，选择较常见 的4X PCI-Express接口。接口定义如下表：PinSide B ConnectorSide A Connector#NameDescriptionNameDescription|1+12v+12 volt powerPRSNT#1Hot plug presence detect|2+12v+12 volt power+12v+12 volt power|3RSVDReserved+12v+12 volt power4GNDGroundGNDGround5SMCLKSMBus clockJTAG2TCK

27、6SMDATSMBus dataJTAG3TDI7GNDGroundJTAG4TDO18+3.3v+3.3 volt powerJTAG5TMS(9_JTAG1+TRST#+3.3v+3.3 volt power|103.3Vaux3.3v volt power+3.3v+3.3 volt power11WAKE#Link ReactivationPWRGDPower GoodMechanical Key12RSVDReservedGNDGround13GNDGroundREFCLK+Reference ClockDifferential pair14HSOp(0)Transmitter La

28、ne 0, Differential pairREFCLK-15HSOn(0)GNDGround16GNDGroundHSIp(0)Receiver Lane 0, Differential pair17PRSNT#2Hotplug detectHSIn(0)|18GNDGroundGNDGround|19HSOp(1)Transmitter Lane 1, Differential pairRSVDReserved20HSOn(1)GNDGround21GNDGroundHSIp(1)Receiver Lane 1, Differential pair22GNDGroundHSIn(1)12

29、3HSOp(2)Transmitter Lane 2, Differential pairGNDGround124HSOn(2)GNDGround125GNDGroundHSIpReceiver Lane 2, Differential pair26GNDGroundHSIn27HSOp(3)Transmitter Lane 3, Differential pairGNDGround28HSOn(0)GNDGround29GNDGroundHSIpReceiver Lane 3, Differential pair130RSVDReservedHSIn131PRSNT#2Hot plug de

30、tectGNDGround(32_GNDGroundRSVDReservedDDR （DDR2）接口DDR采用184PIN DIMM结构，金手指每面92PIN,金手指上有一个卡口； DDR2 采用240PIN DIMM结构，金手指每面120PIN,金手指上有一个卡口。DDR是一个高速而复杂的接口，由于将接口放置于底板上，和FPGA之间的数据 通信距离加长且通过高密连接器对信号完整性产生一定的影响，因此DDR PCB Layout 至关重要，主要需要考虑反射（阻抗匹配问题1串扰（信号相互干扰问题入地弹（电 源性能）三大问题。选择184 PIN DIMM结构DDR，包括64根数据+17根地址+6时

31、钟+片选+行列选通，接定义如下表：PIN信号线定义信号线定义信号线定义信号线定义1SMBCLKSMBDATAVDDSA22WPGNDSA1SA03D59D58VDDD634DQS#7VDDD62DQM76VDD/DGNDD60NC7D51D50VDDD558DQS#6VDDD54DQM69DCLK2DCLK2#VDDNC10GNDD49D53D5211D48NC/CS2VDDNC/CS312VDDD43D47D4613D42DQS#5GNDDQM514GNDSCASA#CS#1CS#015D41SWEA#VDDD4516VDDD40SRASA#D4417D35SBS0GNDD3918GNDD3

32、4D38DQM419DQS#4D33VDDD3720VDDD32D36GND定位卡定位卡定位卡定位卡PIN信号线定义信号线定义信号线定义信号线定义1SBS1CB3CB7VDD2GNDCB2CB6A103A0DQS8DQM8GND4VDDCB1DCLK0#DCLK05CB0A1VDDCB56GNDA2CB4D317D27D26GNDD308VDDA4A3BQM39DQS#3D25VDDD2910GNDD24D28A611A5D19GNDD2312VDDA7A8D2213D18A9VDDDQM214GNDDQS#2A11D2115D17D16GNDA1216VDDCKE0D20BA217D11D1

33、0VDDCKE118GNDDCLK1#D15D1419DCLK1VDDVDDDQM120DQS#1D9D13D1221D8GNDVDDA1322NCNCNCNC23D3VDDGNDD724D2DQS#0D6DQM0D57D56GNDD61525D1GNDVDDD526D0VREFD4GND四、PCB Layout 说明1、PCB选材考虑到高速PCB的电磁兼容和信号完整性问题，采用FR-4材质PCB,介电常数 在4.14.5之间。2、层和传输线Layout 1)基板考虑到高速PCB的电磁兼容和信号完整性以及RF模拟信号问题，基板采用八层 板 Layout，各层描述如下：Signal/GND/Si

34、gnal/Power/GND/Signal/GND/Signal；传输线 为50欧姆特征阻抗，设计说明请参考下图：，可根据板厚而定，可定为10mil，可根据板厚而定，可定为10mil铜箔层(signal/gnd/power)，厚度均为 1.4mil=35um. 介质层，介电常数4.1，介电层各层厚度如上图标注.顶层和底层高速传输线和RF线宽8mil，中间层高速传输线宽9mil，计算过程不赘述. 为确保开发板抗损坏，将整体板厚设计为2mm=79mil，这样power和gnd之间的介电 层厚度为：79-12*4-5*2-1.4*8=10mil.电源和地线走线原则上要比传输线更宽，这里不作线宽规定，

35、视布线实际情况而定， 其他低速信号线和连接线也没有明确要求。2) FPGA核心板核心板FPGA引脚较多，信号线连接复杂，采用14层板Layout，各层描述如下：Signal/GND/Signal/Signal/GND/Signal/Power/GND/Signal/GND/Signal/Signal/GND/Signal 设计说明请参考下图：signal gnd3mil4mil8milsignal4milgnd4mil8milpower8mil8mil4mil4mil8mil4milgnd3milsignal铜箔层(signal/gnd/power), signal 厚度均为 0.6mil, gnd/power 厚度均为 1.2mil 介质层，介电常数4.1,介电层各层厚