数字集成电路实验指导书

1、数字集成电路实验指导书-CAL-FENGHAI.-(YICAI)-Company One1数字集成电路实验指导书何爱香2013 年 1 月目 录实验 1 译码器3实验 2 组合逻辑电路实验 3 半加器实验 4 全加器实验 5 三进制计数器11实验 6 555 多谐振荡器13实验 7 电压比较器15实验 8Pspice 最坏情况分析162实验 1译码器一、 实验目的1理解译码器逻辑功能。2掌握译码器电路设计方法。二、 实验内容译码器 74155 的芯片如下图所示，U6271G1Y01C1Y11651Y2A 1Y3B 2Y02Y11334910111214152G2Y22C2Y374155逻辑函数

2、式：Y A B表 1.译码器 74155 真值表使能 控制 输入 输出1Y 1Y 1Y 1YG012310000XX11110X X0 00 11 01 1X X1 1 1 10 1 1 11 0 1 11 1 0 11 1 1 01 1 1 1三、 实验步骤（1） 在pspice中，启动Place/Part命令，出现下图所示的选择框，输入74155，点击OK。3（2）控制端 1C 设置为高电平，使能端G设置为低电平。在 pspice 中，高低电平要用专门的符号来设置，启动Place/Ground 命令，出现下图所示的选择框，在SOURE 库中取“$D_HI”符号，即为接入高电平，取“$D_L

3、O”符号，接到电路的输入端，即为接入低电平。（2） 设置输入信号 AB启动 Place/Part 命令，出现下图所示的选择框，输入DigClock。通过设置时钟信号源参数调整方波的周期可占空比。设置输入信号 A 的 ONTIME 和 OFFTIME 为。设置输入信号 B 的 ONTIME 和 OFFTIME 为 1ms4时钟信号源有 5 个周期参数要设置：在一个周期内，低电平状态的持续时间:在一个周期内，低电平状态的持续时间。ONTIME:在一个周期内，高电平状态的持续时间OFFTIME:在一个周期内，低电平状态的持续时间DELAY:延时STARTVAL:时钟信号的初值，在时间延时范围内，信号

4、值由初值决定。OPPVAL:时钟高电平状态在设置时钟信号时，一般只需要设置 OFFTIME 和 ONTIME方法：双击 ONTIME 出现下图对话框，设置为同理，设置 OFFTIME 为。（3）启动 Pspice 仿真，查看Y0 到 Y3 的结果四、实验报告1画出实验电路图，整理实验数据填入逻辑状态表中。2交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。5实验2组合逻辑电路一、实验目的1理解组合逻辑电路逻辑功能。2掌握组合逻辑电路设计方法。二、实验原理组合逻辑电路简称组合电路，组合电路的特点是任意时刻电路输出的逻辑状态仅仅由此刻电路的输入状态决定，而与电路过去的状态无关。组合逻辑电路

5、在电路结构上完全由逻辑门构成，并且没有输出对输入的反馈和存储电路。组合逻辑电路的输入、输出信号可能有一个或多个，可以用下图所示的框图形式表示。A1A2Y1Y2AYnm图中，表示输入信号，表示输出信号。根Y ,Y ,.,YA ,A .,A12n12m据组合电路的特性，输出信号与输入信号之间的关系可以表示成如下的输出函数：Y f (A ,A ,A )1112nY f (A ,A ,A )2212nY f (A ,A ,A )mm12n由于实际的门电路具有延时特性，所以要求组合电路的所有输入信号，在它们到达输出之前，必须保持不变。组合电路的输入信号可以是原变量也可以是反变量，要依具体电路和题目而定。

6、三、实验内容及步骤（1）已知组合逻辑电路图如下所示，选用与门7408、非门7404或门7432连接电路，测试输入、输出端的逻辑状态，填入表1中。6YC表1真值表四、实验步骤（1）在pspice中绘制原理图12123132（2）添加输入信号源，分别设置 3 个激励源的周期为,1us 和 2us,占空比为 1 的方波信号，OFFTIME = .5uSONTIME = .5uSDELAY =U1A12CLKU2ASTARTVAL = 0OPPVAL = 13OFFTIME = 1uSONTIME = 1uSDELAY =CLKU4ASTARTVAL = 0OPPVAL = 1123U3A12OFFT

7、IME = 2uSONTIME = 2uSDELAY =3DSTM3CLKSTARTVAL = 0OPPVAL = 17408（3）模拟仿真，并用 Probe 模块来观察各个节点数字信号随时间的变化规律，填写表 1。五、实验报告1画出实验电路图，整理实验数据填入逻辑状态表中。交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。78实验3半加器一、实验目的1理解半加器、全加器的逻辑功能。2掌握半加器和全加器的设计方法。二、实验原理如果不考虑来自低位的进位，将两个一位二进制数进行相加得到和及进位的电路称为半加器。其中 A、B 是两个加数，S 是和，C 是进位。由功能表可以得到如下逻辑表达式：

8、S AB ABC AB三、实验内容及步骤分别选用与非门74LS00以及与非门74LS00结合异或门74LS86两种方法设计半加器电路，连接电路，测试输入、输出端的逻辑状态，填入下表中。五、实验报告1画出实验电路图，整理实验数据填入逻辑状态表中。2半加器的设计，要求列出真值表，写出逻辑表达式，画出逻辑图，并将验证结果填入表中。3交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。9实验4全加器一、实验目的1理解全加器的逻辑功能。2掌握全加器的设计方法。二、实验原理能将两个一位二进制数相加并考虑低位来的进位和向高位进位的逻辑电路称为全加器。全加器功能如表所示，表中 CI 为低位来的进位，A、

9、B 是两个加数，S 是本位全加和，CO 是向高位的进位。表全加器功能表输出S CO0 01 01 00 11 00 10 11 1CI A B0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1从功能表可得到如下表达式：S m 化简后：S ABCICO AB ACI BCI三、实验内容及步骤选用异或门74LS86 和与非门74LS00 设计一个全加器，连接电路，测试输入、输出端的逻辑状态，填入下表中。10五、实验报告1画出实验电路图，整理实验数据填入逻辑状态表中。2全加器的设计，要求列出真值表，写出逻辑表达式，画出逻辑图，并将验证结果填入表中。3交仿真报告（包括仿真

10、电路、设计过程、仿真结果、数据分析）。11实验 5三进制计数器一、实验目的1理解计数器的逻辑功能。2掌握计数器的设计方法。二、实验原理根据给定时序电路逻辑功能的要求，设计出实现该功能的逻辑电路图，并力求最简。对时序逻辑电路的设计，目前还没有一套完全成熟的方法，需要不断积累经验，逐步完善。同步时序逻辑电路的设计过程与分析过程相反，一般可按如下步骤进行：从实际问题着手，建立状态图和状态表:由给定的实际问题确定输入变量、输出变量及状态，并分析输入、输出变量和状态之间的关系。在分析的基础上，画出状态图或列出原状态表。状态化简：为了保证逻辑功能的正确性，由实际问题构造的状态图或状态表没有严格要求状态数最

11、少，一般会产生多余的状态。状态数直接决定着电路的造价和复杂程度，因此需要进行状态化简。状态化简的核心是识别等价状态。若两个状态在相同的输入下有相同的输出和次态，则这两个状态是等价状态。状态化简就是将等价状态合并，使状态数最少。决定使用触发器的数目、类型和状态编码：首先确定触发器数目，触发器数目 n 与状态数 M 之间有如下关系：2 M 2n1n其次确定触发器输出的二进制编码与状态之间的对应关系，这种关系称为状态编码。因为 n 个触发器的输出编码有 2 种，状n态有 M2 种，所以触发器输出编码与状态之间的对应关系不是n唯一的。最后根据电路中触发器种类最少和市场供货情况确定触发器类型。由状态表求

12、出电路的状态方程、驱动方程和输出方程：从具有状态编码的状态表中分离出次态卡诺图和输出卡诺图，再由次态卡诺图依据触发器特性方程得到驱动方程。由输出卡诺图得到输出方程，或依据触发器驱动表直接由状态表分离出驱动卡诺图，得到驱动方程。检查能否自启动：画出满足逻辑功能要求的逻辑图。三、实验内容及步骤12选用两片JK触发器7473设计一个三进制计数器。（1）在pspicePlace/Part命令，输入7473，选取两片JK触发器7473，并连线画出原理图。Jd0d11213QQCLKCLK33CC7473747322DSTM1（2）启动 Place/Part 命令，出现下图所示的选择框，输入DigCloc

13、k。通过设置时钟信号源参数调整方波的周期可占空比。设置输入信号 A 的 ONTIME 和 OFFTIME 为。（3）启动 Place/Ground 命令，在 SOURE 库中取“$D_HI”符号，即为接入高电平。（4）启动 Pspice 仿真，查看d0,d1 的输出结果。四、实验报告1画出实验电路图，整理实验数据。交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。13实验 6 555多谐振荡器一、实验目的1理解555多谐振荡器的逻辑功能。2掌握555多谐振荡器的设计方法。二、实验原理多谐振荡器是能产生矩形脉冲波的自激振荡器。由于矩形波中除基波外，包含许多高次谐波，因此这类振荡器被称为多

14、谐振荡器。多谐振荡器一旦振荡起来，电路没有稳态，只有两个暂稳态进行交替变化，输出矩形波脉冲信号，因此它又被称作无稳态电路。用 555 定时器能方便地构成多谐振荡器，如图所示。R 、AR 和 C 是外接定时元件，定时器的高电平触发端(6 脚和低电平触B发端(2 脚并联在一起接电容 C 与电阻 R 的连接点上，放电三极B管的集电极(7 脚连接到电阻 R 和 R 的连接点上。ABVCCvC84RR2/3VABACCCC73vO1/3 V555 定时器20t6TTvC15O0.01 FT120t图 由 555 定时器构成的多谐振荡器三、实验内容及步骤（1）在pspicePlace/Part命令，单击A

15、ddLibrary，添加库，输入555B，选出555定时器，并按照下图连接电路。14（2）进行瞬态分析（3）对电路进行仿真，并观测输入端 d,c 和输出 o 点的电压波形。并分析原理过程。（4）计算充电和放电的理论值，并与仿真结果值进行比较分析。四、实验报告1画出实验电路图，整理实验数据。交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。15实验七电压比较器一、实验目的1理解电压比较器的逻辑功能。2掌握555多谐振荡器的设计方法。二、实验原理电压比较器可以看作是放大倍数接近“无穷大”的运算放大器。电压比较器的功能：比较两个电压的大小用输出电压的高或低电平，表示两个输入电压的大小关系：当

16、“+”输入端电压高于“”输入端时，电压比较器输出为高电平；当“+”输入端电压低于“”输入端时，电压比较器输出为低电平；可工作在线性工作区和非线性工作区。工作在线性工作区时特点是虚短，虚断；工作在非线性工作区时特点是跳变，虚断；由于比较器的输出只有低电平和高电平两种状态，所以其中的集成运放常工作在非线性区。从电路结构上看，运放常处于开环状态，又是为了使比较器输出状态的转换更加快速，以提高响应速度，一般在电路中接入正反馈。三、实验内容及步骤（1）在pspicePlace/Part命令，单击AddLibrary，添加库，输入uA741，选出电压比较器，并按照下图连接电路。7U2j35610+V0o2

17、1R11ki 122R2-1kuA74140V10（3） 设置比较器输入端 2 的电压信号源为幅度为 4v，频率 1kHz的正弦波信号。输入端 3 的参考电压输入端 3 为 0v。（4） 进行瞬态分析，仿真时间设为 5ms（5） 电路仿真，并观测输入正弦波电压 i、参考电压 j 和输出电压 o 的波形，并分析原因。16（6） 将参考电压改为 3v，再次进行仿真，观察输出 I,j 和输入 o的波形，并分析原因。四、实验报告1画出实验电路图，整理实验数据。交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。17实验八 Pspice最坏情况分析一、实验目的1理解数字元器件的延迟现象。2掌握数字电路Pspice最坏情况分析方法。二、实验原理数字器件都是有延迟的，相同的器件延迟不确定。Pspice A/D分析数字电路时，将数字信号分为5种状态，即0、1、F和X，其中和分别表示上升沿和下降沿。任何一个或翻转都看作是模糊部分。时序模糊在数字元器件