可编程器件与电子设计自动化

1、 上海交通大学电工及电子技术实验中心 可编程器件与电子设计自动化EDA经历了几几次大的的进步70年代代，EDA工具供应应商只有有几家，产品几几乎全部部面向LSI或PCB布线设计计。例如如，现在在常用的的TANGO软件就属属于PCB布线软件件。这一一时期的的EDA一般称为为电路CAD（计算机辅辅助设计计）。EDA经历了几几次大的的进步80年代代，开始始供应带带电路图图编辑工工具和逻逻辑模拟拟工具的的EDA软件，这这个时期期的EDA是以数字字电路分分析工具具为代表表，主要要解决电电路设计计没有完完成之前前的功能能检验问问题。EDA经历了几几次大的的进步进入90年代，乃至目目前使用用的EDA软件是第

2、第三代EDA软件。以以逻辑综综合、硬硬件行为为仿真、参数分分析和测测试为重重点。设设计工具具门类齐齐全，能能够提供供系统设设计需要要的全部部工具，如描述述设计意意图的设设计输入入工具、具有逻逻辑综合合和设计计优化能能力的设设计工具具以及验验证设计计和评估估性能的的仿真工工具，能能够在系系统级、电路级级和RTL及门级进进行设计计描述、综合和和仿真。电子线路路计算机机辅助设设计（CAD）与电子设设计自动动化（EDA）CAD：ComputerAidedDesignEDA：ElectronicDesignAutomation可编程器器件基于芯片片的设计计方法以计算机机为操作作平台EDA软件工具具传统数

3、字字电路设设计方法法确定目标标设计电路路原理图图考考虑因因素：设设计者经经验（直直接设计计、利用用真值表表、现有有的电路路模块）、可获获得的元元器件、尽可能能少地使使用元件件、制图图规范，美观（用电电路图设设计软件件，如PROTEL、ORCAD、PSPICE等).传统数字字电路设设计方法法审核、修修改电路路原理图图 （电电路仿真真软件，WORKBENCH等）设计、制制作印刷刷电路板板（利用相相应的软软件完成成从原理理图到印印刷板的的自动或或半自动动布线）购置元器器件、焊焊接、调调试调调试中发发现问题题，重复复步骤3-5三人表决决器电路路真值表ABCF0000001001000111100010

4、1111011111F=AB+BC+CA可编程ASIC器件（PLD）电路主体体是“与与阵列”和“或或阵列”可以直接接输出，也可通通过寄存存器方式式按可编程程的部位位分类CPLD（Altera公司为代代表）复杂可编编程逻辑辑器件（Complex ProgrammableLogicalDevices)一个CPLD含有多个个逻辑元元件块（PLD）每个逻辑辑块间的的接线是是可编程程的运行速度度比FPGA快功耗较大大CPLD结 构方方框框 图FPGA（Xilinx公司为代代表）现场可编编程门阵阵列（FieldProgrammableGateArray)逻辑功能能块粒度度小类似门阵阵列的连连线通道道和逻辑

5、辑功能块块结构逻辑元件件使用率率高寄存器较较多可编程ASIC器件的编编程元件件熔丝型开开关浮栅编程程技术基于SRAM的编程元元件熔丝型开开关只允许对对器件编编程一次次,编程程后不能能修改.集成度、工作频频率和可可靠性很很高.适用于电电磁辐射射干扰强强的恶劣劣环境.浮栅编程程技术基于2ROM存储器的的可编程程器件能能够重复复编程100次以上系统掉电电后编程程信息也也不会丢丢失可用在系系统编程程的方法法可设置加加密位、节能方方式等工工作条件件基于SRAM的编程元元件编程数据据存储于于器件的的RAM区中掉电时RAM中数据会会丢失编程数据据平时存存储在EPROM、磁盘中系统加电电时将这这些编程程数据即

6、即时写入入可编程程器件的的RAM中电路原理理图输入入方式与与下载与传统的的设计方方法相近近，电子子工程师师容易接接受简捷、直直观设计者需需要熟悉悉元器件件功能适合于用用中规模模通用模模块来设设计电路路对于复杂杂电路的的设计，十分困困难甚至至难以实实现硬件描述述语言（HDL、VHDL、ABEL等）输入入方式与传统的的设计思思考方式式完全不不同的崭崭新思维维方式类似高级级程序语语言设计较少少依赖对对元器件件的熟悉悉程度容易进行行复杂电电路的设设计(适合某某些不通通用的控控制器电电路)逻辑电路路的语言言描述HDL(HardwareDescriptionLanguage)硬件描述述语言AHDL(Alt

7、eraHardwareDescriptionLanguage)ABEL-HDLVHDLEPM7128S管脚示意意图在系统编编程芯片片EPM7128S-15基本本结结构构低密度、高性能能CMOS可编程逻逻辑器件件之一。84脚的的PLCC封装。4个直接接输入2，1，84，83和和64个个I/O引脚。（I/O引脚既可可作为输输出、又又可作为为输入）TMS、TDI、TDO、TCK是在系统统编程信信号，在在系统编编程之后后，四个个信号不不可作为为I/O引脚。8个相似的的逻辑阵阵列块LAB（LogicArrayBlock)。每个LAB有16个个宏单元元(Macrocell）2个独立立的全局局时钟和和一个全全局清除除