数字逻辑电路实验报告

1、.数字逻辑电路设计-多功能数字钟：z.江苏大学计算机10 数字逻辑电路设计报告多功能数字钟（1）拥有正常的时、分、秒计时功能。（2）能利用实验板上的按键实现校时、校分及清零功能。（3）能利用实验板上的扬声器做整点报时。（4）闹钟功能（5）在MAXPLUSII中采用层次化设计方法进行设计。（6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。江苏大学计算机 10 数字逻辑电路设计报告（1）计时模块该模块使用74LS160构成的一个二十四进制和两个六十进制计数

2、器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用1HZ分计数器以秒计数器的进位作为计数脉冲。用两个74160连成24进制的计数器，原图及生成的器件如下：江苏大学计算机 10 数字逻辑电路设计报告用两个74160连成的60进制计数器，原图及生成的器件如下：（2）校时模块校时模块设计要求实现校时，校分以及清零功能。*按下校时键，小时计数器迅速递增以调至所需要的小时位。*按下校分键，分计数器迅速递增以调至所需要的分位。*按下清零键，将秒计数器清零。注意事项： 在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。利用 D触发器进

3、行按键抖动的消除 ，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，江苏大学计算机 10 数字逻辑电路设计报告可以消除抖动。计时采用 1HZ率的信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选择器进行选择，条件即为是否按键。注：D（3）整点报时模块计时到59分50秒时，每两秒一次低音报时，整点时进行高音报时。以不同频率的脉冲信号区分低音和高音报时。报时的条件是计数器计数至所需要的时间点，因而需要一个比较模块，将分计数器和秒计数器的输出连至比较模块输入端完成比较过程。表分为1为1江苏大学计算机10 数字逻辑电路设计报告（4）分频模块在这个系统中需要很

4、多种不同频率的脉冲信号，这些均可以通过一个基准频率分频器生成。分频器就是一个进制很大的计数器，利用计数器的分频功能，从不同的输出位得到所需要的脉冲信号。 0),使它不停地从 加到 然后又返回0即*=（4）动态显示模块在6 个不同的时间段分别将每组时间经过七段译码后输出到6 个数码管，当某一组时间的七段码到达时，只点亮对应位置上的数码管，显示相应的数字，6 显示6 个数字。注：SFM（6）闹钟模块注意事项： 设定的闹钟的时间应使用新的计数器进行存储，与正常的计时互不干扰。江苏大学计算机 10 数字逻辑电路设计报告与正常计时状态的显示切换。可以设定一个按键，用于选择是将计时时间还是将闹钟时间送至动

5、态显示模块。应实现一个比较模块，当计时到与闹钟时间相等时，则驱动扬声器鸣叫。闹钟响声应限定在一定时间内，且在这段时间内应随时可以通过按键取消闹时状态。闹钟调时和分以及正常计时与闹钟定时之间的选择原图及生成的器件如下：江苏大学计算机10 数字逻辑电路设计报告闹钟界面和正常计时界面的转换器件如下：注：SFM正常计时时间和设定闹钟时间的比较器件如下：S当Q为1EDA的VHDL语言的更深层次认识，本来觉得EDA编程语言比较麻烦，可是接触了以后也就觉得它还是有它方便的地方，尤其是和图形编程结合的特- 8 -江苏大学计算机 10 数字逻辑电路设计报告点。其次，这个实践其实到目前为止应该还不是一个成功的作品

6、，还是有很多的仿真没有完成，原因可能也是自己的技术不到位。但是整个制作的过程中，它促进了同学之间的相互沟通，也让我在自己的专业知识的学习过程中，更多的，更好的学习一门知识，用于以后的实践应用中，做这个数字钟的设计中包含了很多不同功能的程序，让我在其中学到了一些程序这样让我学到了更多的知识！特别是在做数字时钟闹钟的那个模块时，我在网上查了好多程序，证实了好多错误的程序并从中更改出正确的程序！相信，现在只是一个起步，以后，我会更好的努力，学习，对EDA孰能生巧。用 VHDL语言写的六十进制计数器如下： 到江苏大学计算机 10 数字逻辑电路设计报告 用 VHDL语言写的报时器源代码如下： a 用 VHDL语言写的分频器的源代码如下： ;f 江苏大学计算机 10 数字逻辑电路设计报告用 VHDL语言写的动态扫描的源代码如下：s f m ;a q 江苏大学计算机 10 数字逻辑电路