软件及手册安路科技AL3S10FPGA

安路科技安路科技 简 AL3S10器件资 AL3S10器件特 硬件设 AL3S10LG144引脚列 AL3S10NG88引脚列 AL3S10LG144封装尺 AL3S10NG88封装尺 AL3S10LG144最小硬件系 AL3S10NG88最小硬件系 建立工 特殊IP使 2018220182安路科技AL3S10器件器件特色64MbSDRAM空48块9KbRAM（EMB9K）,232Kb318x189X9

2个PLLs1主模式串行SPIJTAGIEEE-IEEE-安路科技安路科技AL3S10器件器件特色1-1AL3S10GeneralNumberofNumberofNumberofDis-RamNumberofEMBNumberofEMB22TotalEBRNumberof33TotalConfigurationSRAM22Low-skewgclockinEM2MX2MXUserIO81umuser表1-2AL3S10FPGAeLQFP144(18x18,0.4mm（ (10x10,0.4mm安路科技安路科技AL3S10器件安路的AL3S10FPGA，是基于安路成熟可靠的低成本、低功耗可编程FPGAAL3A10，采用的3D合封技术，与一块2MX32bits的SDRAM合封而成。内置64MbSDRAM空间，32位数据总线宽度，最高200Mhz工作频率，最大读写带宽高达800MB/s48EMB9KRAMRAM512x18,1Kx92Kx4,4Kx28Kx1232KbRAMRAMRAM2Kx16更小封装，IO,更利于PCB布线的引脚排QFN88EPAD60IO，4个可复用16TrueLVDSeLQFP1440.4mm18mmXQFN880.4mm10mmX优化的引脚排布，使得只需要两层PCB即可轻松使用器件所有支持简单低成本的SPIFLASHFLASH硬件

安路科技AL3S10器件硬件设计表2-1AL3S10LG144FPGAIO（注1通用2通用3通用4通用5通用6是通用IO（注7通用8是通用IO（注9是上电配通用CCLK（是通用IO（注是通用IO（注（注是启动配是通用是通用通用通用是3.3VBANK1电是是GCLKIO_1（注通用通用通用通用是3.3VBANK2电通用通用DPCLKIO_2（注通用通用通用通用通用通用通用是1.2VPLL1是1.2V电GPLL0_CLKIN0（注通用通用是3.3VBANK3电通用通用通用通用通用是1.2V电通用是3.3VBANK3电是地通用通用通用通用通用是3.3VBANK3电通用通用通用通用通用通用是1.2V电是3.3VBANK3电通用通用通用是3.3VBANK4电通用通用通用是3.3V辅助通用通用通用通用通用通用通用通用通用通用是3.3VBANK5电通用通用通用通用通用通用通用通用通用通用通用是3.3VBANK6电通用通用通用通用通用通用通用通用通用通用通用通用通用是1.2VPLL2通用通用通用通用是3.3VBANK7电通用通用是1.2V电通用通用是3.3VBANK7电通用通用通用通用通用通用通用通用通用通用通用是1.2V电通用通用通用是3.3VBANK8电通用通用是3.3VBANK8电通用通用通用是1.2V电通用是接注1(CCLK)：有另外一个通用IO与该脚相连，当上电配置后，用户可使用用户逻辑产生CCLK,FLASH。注2(PROGRAMN)：如果用户需要在上电后，控制用户代码触发FPGA重新配置，则需要将该PROGRAMN与一通用IO相连，当相连IO拉低则触发FPGA重配置。注意在正常工作状态，保持该IO为高电平。3：在上电配置后，这些引脚可以作为用户IO注4：参考AL3FPGA手册可知，DPCLK,GCLKIO,GPLL_CLKIN均可作为PLL时钟输注6：除了IOBANK5，其他BANK均有IO被SDRAM使用，因此BANK1，1.2V，1.5V，1.8V，2.5V，3.3VIO电平。

安路科技AL3S10器件硬件设计2-2AL3S10NG88FPGA（注1通用2通用3是通用IO（注4通用5是通用IO（注6是上电配CCLK（注7是通用IO（注8是通用IO（注MSPI（注9是启动配是是通用是是GCLKION_2（注通用通用通用DPCLKIO_2（注通用是3.3VIO通用通用通用通用是1.2VPLL1（注通用通用通用通用通用是1.2V电是3.3VIO是地通用是3.3VIO通用通用是3.3VIO是1.2V电通用通用通用通用通用通用是3.3V辅助电通用通用通用通用通用通用是3.3VIO通用通用通用通用通用是3.3VIO通用MSEL2(注是通用通用通用通用通用通用通用是1.2VPLL2是1.2V电通用通用通用是3.3VIO通用通用通用通用是3.3VIO通用IO通用IO通用IO通用IO通用IO通用是3.3VIO通用IO通用是3.3VIO是注1(CCLK)：有另外一个通用IO与该脚相连，当上电配置后，用户可使用用户逻辑产CCLK,FLASH注2(PROGRAMN)：如果用户需要在上电后，控制用户代码触发FPGA重新配置，则需要将该PROGRAMN一通用IO连，当相连IO低则触发FPGA置。注意在正常工作状态，保持该IO为高电平。安路科技AL3S10器件硬件设计3：在上电配置后，这些引脚可以作为用户IO用注4：参考AL3FPGA手册可知，DPCLK,GCLKIO,GPLL_CLKIN均可作为PLL时钟输入，输注5：这些引脚为最小系统需求，必须保证这些引脚正确连接，才能正常工作6：MSEL2程序加载模式选择引脚，默认情况使用主动串行模式，将该引脚直接拉低到GND.注7：如果要使用SDRAM，则BANK都必须使用3.3VIO电压。

安路科技AL3S10器件硬件设计AL3S10LG144FPGA要正常工作，需要保证如表2-1所示的最小系统需要相关的引脚都正 AL3S10NG88FPGA要正常工作，需要保证如表2-2所示的最小系统需要相关的引脚都正 安路安路科AL3S10器件使用向导安路科技安路科技AL3S10器件3AL3S102MX32bitSDRAM200Mhz800MB/s。SDRAMFPGA通过深度整合，所以如果要使用SDRAM，只需要在顶层实例化如下IP模块即可。该IP的原型如下AL_PHY_SDRAM_2M_32 //SDRAM行选 //SDRAM列选 //SDRAMBANK地 //SDRAM数 SDRAM数据1bit位表3-1SDRAM数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP安路安路科AL3S10器件使用向导安安路科AL3S10器件使用向导数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP数据脚IP地址脚IP地址脚IP地址脚IP地址脚IP地址脚IP地址脚IP地址脚IP安路科安路科AL3S10器件使用向导安安路科AL3S10器件使用向导地址脚IP地址脚IP地址脚IP地址脚IPBANKIPBANKIP写使IP行选IP列选IP时IP片固定拉数据0-7固定拉数据8-15固定拉数据16-23固定拉数据24-31固定拉时钟使固定拉4使用向后，Pr