计算机组成原理：5-4 存储系统和结构

复习思考题13对16K×8位存储器芯片：其地址线有14条,数据线有8条SRAM与DRAM相比：速度较高的是SRAM主存使用的是DRAM需要刷新和再生的是DRAM若RAM芯片有1024个单元，用单译码方式，地址译码器有1024条输出线用双译码方式，地址译码器最少有64条输出线EPROM是指可擦除可编程存储器第五章存储系统和结构5.1存储系统的组成5.2主存储器的组织5.3半导体随机存储器和只读存储器5.4主存储器的连接与控制5.6多体交叉存储技术5.7高速缓冲存储器5.8虚拟存储器5.4主存储器的连接与控制主存容量的扩展由于存储器芯片的容量有限，为满足实际存储器的容量要求，需要对存储器进行扩展。主要是地址线、控制线、数据线的连接。根据存储器所要求的容量和选定的存储芯片的容量，就可以计算出总的芯片数，即

扩展方法——位扩展法、字扩展法、字位同时扩展法总容量芯片容量总片数＝主存容量的扩展——位扩展法位扩展指只在位数方向扩展（加大字长），而芯片的字数和存储器的字数是一致的。位扩展的连接方式将各芯片的地址线、片选线和读/写线相应地并联将各芯片的数据线单独列出。举例：用64K×1的SRAM芯片组成64K×8的存储器，需要8个芯片。

容量地址线数数据线数

存储器64K×8168

存储芯片64K×1161主存容量的扩展——位扩展法64K×8

芯片组

A15～A0D7～D0__CS___WE__CSA0A15D0D7___WE64K×112345678I/OI/OI/OI/OI/OI/OI/OI/O......................……地址总线数据总线..用64K×1的芯片组成64K×8的存储器。地址线——16根

控制线——片选线和R/W线数据线——8根(分别引出各自并联主存容量的扩展——字扩展法字扩展指仅在字数方向扩展，而位数不变。位扩展的连接方式将芯片的地址线、数据线、读/写线并联，片选线单独列出。举例用1K×4的SRAM组成4K×4的存储器，需要4个芯片。

容量地址线数数据线数存储器4K×4124

存储芯片1K×4104主存容量的扩展——字扩展法用1K4位的芯片组成4K4位的存储器

A11A10A9A8A7A6A5A4A3A2A1A0

00

00…0

00

11…101

00…0

0111…1

10

00…0

10

11…111

00…0

11

11…1

000-----3FF1K

400-----7FF1K

800-----BFF1K

C00-----FFF1K

主存容量的扩展——字扩展法1K×41K×41K×41K×4___WE__CSD3～D0A11～A0A9～A0A11～A10___WE___WE___WE___WED3～D0D3～D0D3～D0A9～A0__CS__CS__CS__CSA9～A0A9～A0译码器__Y3__Y2__Y1__Y0...。。。。。A9～A0D3～D04K×4

芯片组

A11～A0D3～D0__CS___WE用1K4位的芯片组成4K4位的存储器将各芯片的地址线、数据线、R/W线并联用高位地址经过译码而产生的输出信号作为各个芯片的片选信号，主存容量的扩展——位字扩展法用4K2位的芯片组成8K8位的存储器位字同时扩展的方法先字扩展，后位扩展即：4K2→8K2→8K8先位扩展，后字扩展即：4K2→4K8→8K8共需要芯片数=(8K8)÷(4K2)=8(片)需要13条地址线，因为213=8K，其中最高位用于芯片选择，低12位作为每个存储器芯片的地址输入。主存容量的扩展——位字扩展法用4K2位的芯片组成8K8位的存储器先位扩展，后字扩展——4K2→4K8→8K8014K×84K×8主存容量的扩展——位字扩展法用4K2位的芯片组成8K8位的存储器先字扩展，后位扩展——4K2→8K2→8K8CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2D0D1D2D3D4D5D6D7地址线A0-A11译码A12018K×28K×28K×28K×2CS—4K×2CS—4K×28K×25.4.3主存储器和CPU的连接主存容量2k字字长n位地址总线数据总线ReadWriteMFCk位n位CPUMDR

MAR主存与CPU的硬连接有三组连线：地址总线（AB）、数据总线（DB）和控制总线（CB）。存储器地址寄存器（MAR）和存储器数据寄存器（MDR）是主存和CPU之间的接口。CPU对主存的基本操作——读操作读操作指从CPU送来的地址所指定的存储单元中取出信息，再送给CPU，其操作过程是：

地址→MAR→AB

CPU将地址信号送至AB

Read

CPU发“读”命令

WaitforMFC

等待存储器工作完成信号

M(MAR)→DB→MDR

读出信息经DB送至CPU主存容量2k字字长n位地址总线数据总线ReadWriteMFCk位n位CPUMDR

MARCPU对主存的基本操作——写操作写操作指将要写入的信息存入CPU所指定的存储单元中，其操作过程是：

地址→MAR→AB

CPU将地址信号送至AB

数据→MDR→DB

CPU将要写入的数据送至DB

Write

CPU发写命令

WaitforMFC

等待存储器工作完成信号

主存容量2k字字长n位地址总线数据总线ReadWriteMFCk位n位CPUMDR

MAR5.6多体交叉存储技术加速CPU和主存之间有效传输的特殊措施芯片技术研究开发高性能芯片技术结构技术并行操作方式

——双端口存储器并行主存,提高读出并行性

——多体交叉存储器主存采用更高速的技术来缩短存储器的读出时间

——相联存储器高速缓冲存储器

——Cache5.6.1并行访问存储器并行主存系统在一个存取周期内可以并行读出多个字，依靠整体信息吞吐率的提高，以解决CPU与主存之间的速度匹配问题。多个并行工作的存储器共有一套地址寄存器和译码电路，按同一地址并行地访问各自的对应单元。并行访问存储器按地址在一个存取周期内可读出n×w位的指令或数据，使主存带宽提高n倍单体多字并行存储系统5.6.2交叉访问存储器交叉访问存储器中有多个容量相同的存储模块（存储体），而且各存储模块具有各自独立的地址寄存器、读写电路和数据寄存器，这就是多体系统。各个存储体能并行工作，又能交叉工作。5.6.2交叉访问存储器特点：

连续地址分布在相邻的不同模块内同一个模块内的地址都是不连续的对连续字的成块传送可实现多体流水式并行存取，大大提高存储器的带宽地址寄存器的低位部分经译码选择不同的存储体，而高位部分则指向存储体内的存储字交叉访问存储器编址方式

若在M个模块上交叉编址，则称为模M交叉编址。（设共4个模块）模块地址编址序列对应地址最低二位M00,4,8,12,…,4j+000M11,5,9,13,…,4j+101M22,6,10,14,…,4j+210M33,7,11,15,…,4j+311多体交叉存储器交叉访问时间对各模块，从CPU给出访存命令到读出信息仍然要用一个TM；对CPU来说，它可以在一个TM中连续访问4个模块顺序方式连续读取m个字所需时间为mTM。交叉方式连续读取m个字所需时间为TM+(m-1)τ单体访问周期TMτ总线传送周期5.7高速缓冲存储器Cache提出Cache的背景因CPU与主存之间的速度不匹配，使系统整体效率下降Cache的工作机制——程序的局部性原理时间局部性若某存储单元被访问，则该单元可能会很快被再次访问。如程序的循环体部分。空间局部性若某存储单元被访问，则与它邻近的单元也可能很快被访问。如大部分程序的顺序执行、数据一般以向理、数组、表等形式存储在一起高速缓冲存储器Cache位置——在CPU与主存之间

(可在CPU内部，也可作为单独的模块)速度——与CPU相匹配(0.1~0.25TM)容量——要能存放一段时间内CPU所要访问的指令与数据为追求高速，包括管理在内的全部功能由硬件实现以字为单位以块为单位CPUCache主存辅助硬件Cache结构及与CPU的连接组成——Cache存储器主存-cache地址变换机构替换控制部件Cache存储器是存储信息的地方，由高速存储器组成，一般为SRAM。CPU与Cache之间的数据是以字为单位Cache与主存之间的数据交换是以块(16B-4KB)为单位的Cache结构及与CPU的连接主存-cache地址变换机构——记录Cache内容在主存的地址。CPU的访存地址同时送到Cache和主存中若访存地址经主存-cache地址变换机构变换后，得到访问的内容在Cache中，则称为“命中”，CPU直接到Cache中读取数据Cache结构及与CPU的连接主存-cache地址变换机构——记录Cache内容在主存的地址。CPU的访存地址同时送到Cache和主存中若访问的内容不在Cache中，则称为“不命中”，则CPU到主存中读取数据，同时把含由这个字的整个数据块从主存读出送到Cache中Cache结构及与CPU的连接替换控制部件——当CPU访存内容在Cache中“不命中”时，替换控制部件工作主存内容在写入