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实验二十六简易数字钟设星期的调整1所示：1使用说在本次数字钟设计中，我用到的有74160和74138，74160用于计数器电路，7413877节拍译码电路，剩下的主要是各种门电路，包括非门，定闹功能：可设定闹钟定点报闹，当到达设定的时间时，“整点报切换显示功能，可用按键切换显示计时及设定的闹钟，同时，调整功能当数码管显示的是闹钟模块时，调整功能只对闹钟模块有效。在这样的设计下，度不大。虽然在实际应用中容易出现竞争现象，但在ewb仿真环境下，器计时模块606024247time各个子模块说明如下1）60进制分秒计数器74160741607416060时译出低电平接至CLR’602）24进制计数器24（00100100）74160的CLR’243）77节拍顺序脉冲发生器星期计时采用的是七路七节拍电路，用74160及74138译组成如图所示电路，当74160收到进位脉冲时其输出加一，74138译相应位输出低电平，闹钟设定模块（24c-该模块由24进制计数器（24s）和60进制计数器（60s）组成，两者之间没闹钟判断模块该模块将计时模块的时钟分钟管脚和闹钟设定模块的相对应时钟分钟管脚671313113个输出接在一起，与门的输出就（cotrolspace可实现计时和闹钟控制的切JK键可分别实现小时和分钟的控制，JK键都连接到计时模块和闹钟模块上，用space来切换控制这两个模块。24s60sclk端不能只是上一级电路的调整脉冲接至同一个与门，与门的输出再接向clk端，这样就可实现调整校时。JK键产生调整脉冲时，根据设计，可实现按一下产生一个门电路为异或门，设其上下两个输入端分别为a和b，两者的关系为a=b’，1KGNDVCC端时，下端电平马上变为低电平0，而由于RC延时电路的影响，a端要延时一段时间才能够变为高电平1，所以，在a端由0变1的过程中，异或门输出低电平，待电路稳12460进整点报时模块该模块实现在每小时5950秒“整点报时”数字灯开始亮，持续9秒，其切换电路在该模块中，使用了较多的三态门，每个与门的输出都分别接到数码管（60的QAQCQD，用三态门来控制与门的输入端是否接受来自计时电路或闹钟设定电路的信的控制信号来自tl

5013:00:00Ewb软件经常由于ewb到了一些相关的电路，通过改进之

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