第8章Verilog有限状态机设计课件

第8章

Verilog有限状态机设计

1第8章

Ver8.1VerilogHDL状态机的一般形式

8.1.1为什么要使用状态机（1）高效的顺序控制模型。（2）容易利用现成的EDA优化工具。

（3）性能稳定。（4）设计实现效率高。

（5）高速性能。（6）高可靠性能。

28.1VerilogHDL状态机的一般形式8.1.18.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

38.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

1.说明部分

2.主控时序过程4always@(posedgeclkornegedgereset)begin if(!reset) c_st<=s0; else c_st<=next_state;endparameters0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]c_st,next_state; //为了仿真波形容易看清，current_state简写为c_st;8.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

3.主控组合进程58.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

4.辅助过程6辅助工程：主要是用于配合状态机工作的组合过程或时序过程，如根据状态机的输出继续完成某个计算算法，或为了稳定输出的数据锁存等。辅助过程可以不作为状态机的组成部分，而作为单独的电路存在。8.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

4.辅助进程78.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（1）打开“状态机萃取”开关。

88.1VerilogHDL状态机的一般形式8.1.38.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（1）打开“状态机萃取”开关。

9（1）打开“状态机萃取”开关8.1VerilogHDL状态机的一般形式8.1.38.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（2）关于参数定义表述（3）状态变量定义表述

108.1VerilogHDL状态机的一般形式8.1.38.2Moore型有限状态机的设计

11从信号输出方式上分，状态机可分为：Moore型和Mealy型Moore型：输出信号仅为当前状态的函数，一个状态有一个唯一的输出；相对于输入，输出时序比Mealy晚一个时钟周期。Mealy型：输出信号为当前状态与输入信号的函数，输出在输入发生变化后立即变化。输出信号的稳定性比Moore型差，易产生毛刺现象。单纯讨论Moore型与Mealy型的优劣，无太多实际意义。现代EDA综合器的优化足以消除毛刺可能导致的电路稳定性问题。8.2Moore型有限状态机的设计11从信号输出方式上8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

128.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

138.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

148.2Moore型有限状态机的设计8.2.1ADC8.2.1ADC采样控制设计及多过程结构型状态机

接下页158.2.1ADC采样控制设计及多过程结构型状态机接下页接上页16接上页168.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

178.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

188.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

接下页198.2Moore型有限状态机的设计8.2.2序列检8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页208.2Moore型有限状态机的设计8.2.2序列检8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

218.2Moore型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

接下页228.3Mealy型有限状态机的设计接下页228.3Mealy型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页238.3Mealy型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

248.3Mealy型有限状态机的设计248.3Mealy型有限状态机的设计

接下页258.3Mealy型有限状态机的设计接下页258.3Mealy型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页268.3Mealy型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

278.3Mealy型有限状态机的设计278.3Mealy型有限状态机的设计

288.3Mealy型有限状态机的设计288.4SystemVerilog的枚举类型应用

298.4SystemVerilog的枚举类型应用298.5状态机图形编辑设计方法

308.5状态机图形编辑设计方法308.5状态机图形编辑设计方法

318.5状态机图形编辑设计方法318.5状态机图形编辑设计方法

328.5状态机图形编辑设计方法328.5状态机图形编辑设计方法

338.5状态机图形编辑设计方法338.5状态机图形编辑设计方法

348.5状态机图形编辑设计方法348.5状态机图形编辑设计方法

358.5状态机图形编辑设计方法358.5状态机图形编辑设计方法

接下页368.5状态机图形编辑设计方法接下页368.5状态机图形编辑设计方法

接上页378.5状态机图形编辑设计方法接上页378.5状态机图形编辑设计方法

接下页388.5状态机图形编辑设计方法接下页388.5状态机图形编辑设计方法

接上页398.5状态机图形编辑设计方法接上页398.6状态编码

8.6.1直接输出型编码

408.6状态编码8.6.1直接输出型编码408.6状态编码

8.6.2宏定义命令语句`define

418.6状态编码8.6.2宏定义命令语句`d42428.6状态编码

438.6状态编码438.6状态编码

8.6.4一位热码状态编码448.6.3顺序编码

8.6状态编码8.6.4一位热码状态编码448.6状态编码

8.6.5状态编码设置

1.用户自定义方式2.用属性定义语句设置

458.6状态编码8.6.5状态编码设置1.8.6状态编码

8.6.5状态编码设置

2.用属性定义语句设置

468.6状态编码8.6.5状态编码设置2.8.6状态编码

8.6.5状态编码设置

3.直接设置方法478.6状态编码8.6.5状态编码设置3.8.6状态编码

8.6.5状态编码设置

3.直接设置方法488.6状态编码8.6.5状态编码设置3.8.7非法状态处理

498.7非法状态处理498.7非法状态处理

8.7.1程序直接导引法

508.7非法状态处理8.7.1程序直接导引法508.7非法状态处理

8.7.2状态编码监测法

8.7.3借助EDA优化控制工具生成安全状态机

518.7非法状态处理8.7.2状态编码监测法8.78.8硬件数字技术排除毛刺

8.8.1延时方式去毛刺

528.8硬件数字技术排除毛刺8.8.1延时方式去毛刺8.8硬件数字技术排除毛刺

8.8.1延时方式去毛刺

538.8硬件数字技术排除毛刺8.8.1延时方式去毛刺8.8硬件数字技术排除毛刺

8.8.2逻辑方式去毛刺

548.8硬件数字技术排除毛刺8.8.2逻辑方式去毛刺8.8硬件数字技术排除毛刺

8.8.2逻辑方式去毛刺

558.8硬件数字技术排除毛刺8.8.2逻辑方式去毛刺8.8硬件数字技术排除毛刺

8.8.3定时方式去毛刺

568.8硬件数字技术排除毛刺8.8.3定时方式去毛刺8.8硬件数字技术排除毛刺

8.8.3定时方式去毛刺

578.8硬件数字技术排除毛刺8.8.3定时方式去毛刺习题8-1举二例说明，有那些常用时序电路是状态机比较典型特殊形式，并说明它们属于什么类型的状态机（编码类型，时序类型和结构类型）。8-2用mealy机类型，分别写出ADC0809和序列检测器的状态机。58习题8-1举二例说明，有那些常用时序电路是状态习题8-3根据图8-32（a）所示的状态图，分别按照图8-32（b）和图8-32（c）写出对应结构的Verilog状态机。并根据表8-2，分别用3中不同编码方式实现二状态机，并讨论他们的容错措施。59习题8-3根据图8-32（a）所示的状态图，分习题8-4请设计一种信号去抖动的电路模型，仿真后，讨论其优缺点和使用范围。8-5根据8.5节，用表格法和绘图法设计状态机，实现例8-2的功能，用时序仿真波形图验证之。最后将其转变成Verilog程序，将此程序与例8-2相比，讨论他们的表述风格。

60习题8-4请设计一种信号去抖动的电路模型，仿真实验与设计

8-1序列检测器设计（1）实验目的：（2）实验任务：（3）实验思考题：（4）实验报告：基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP34_SCHK/

61实验与设计8-1序列检测器设计61实验与设计

8-2并行ADC采样控制电路实现与硬件验证（1）实验目的：（2）实验原理：（3）实验任务1：（4）实验任务2：（5）实验任务3：（6）实验任务4：（7）实验报告：

62实验与设计8-2并行ADC采样控制电路实现与硬件验证（实验与设计

8-3数据采集模块和简易存储示波器设计（1）实验目的：（2）实验原理：（3）实验内容1：

63实验与设计8-3数据采集模块和简易存储示波器设计63实验与设计

8-3数据采集模块和简易存储示波器设计（4）实验内容2：

64实验与设计8-3数据采集模块和简易存储示波器设计64实验与设计

8-3数据采集模块和简易存储示波器设计（5）实验内容3：（6）实验内容4：（7）实验内容5：（8）实验内容6：（9）实验内容7：65实验与设计8-3数据采集模块和简易存储示波器设计65实验与设计

8-4五功能智能逻辑笔设计（1）实验目的：（2）实验原理：

（3）实验内容：

66实验与设计8-4五功能智能逻辑笔设计（3）实验内容：实验与设计

8-5比较器加DAC器件实现ADC转换功能电路设计（1）实验原理：（2）实验内容1：

（3）实验内容2：示例文件：/KX_7C5EE/EXPERIMENTs/EXP26_DAC_TO_ADC/67实验与设计8-5比较器加DAC器件实现ADC转换功能电实验与设计

8-6通用异步收发器UART设计实验目的：(2)实验内容1：

68实验与设计8-6通用异步收发器UART设计68实验与设计

8-6通用异步收发器UART设计(3)实验内容2：(4)实验内容3：另一UART演示示例：/KX_7C5EE+/DEMOs/EXPL14_RS232_PIANO。69实验与设计8-6通用异步收发器UART设计(3)实验实验与设计

8-7点阵型与字符型液晶显示器驱动控制电路设计（1）实验目的：学习设计Verilog状态机控制不同类型液晶显示器的电路。（2）实验原理：通常情况下，目前常用的字符或点阵型液晶都是使用单片机控制的。为了提高自主创新能力和自主知识产权系统设计水平，和提高Verilog设计的功力，本设计中希望全部用Verilog状态机设计并控制，不用任何CPU。从实用角度看这也是十分必要的。篇幅所限，请读者查阅LCD控制资料：查阅文件夹“LCD_FILE”。（3）实验任务1：设计点阵型液晶显示控制电路。查阅文件夹LCD_FILE中的“H128X64液晶显示使用说明”等文件。用状态机设计128X16点阵型液晶显示控制电路。显示内容自定。（4）实验任务2：设计字符型液晶显示控制电路。查阅文件夹LCD_FILE中的“HS162-4液晶显示使用说明”和“JH16X04LCD”等文件。用状态机设计2行16字符或4行16（20）字符型液晶显示控制电路。显示内容自定。以上2类基于5E+系统的LCD的演示示例是：/KX_7C5EE/DEMOs//EXPL18_PS2_64X128LCD/；或/EXPERIMENTs/EXP20_8051_LCD128X64/；或/EXPERIMENTs/EXP17_KX8051_GPS_FTEST/。

70实验与设计8-7点阵型与字符型液晶显示器驱动控制电路设实验与设计

8-7点阵型与字符型液晶显示器驱动控制电路设计（1）实验目的：（2）实验原理：（3）实验任务1：（4）实验任务2：以上2类基于5E+系统的LCD的演示示例是：/KX_7C5EE/DEMOs//EXPL18_PS2_64X128LCD/；或/EXPERIMENTs/EXP20_8051_LCD128X64/；或/EXPERIMENTs/EXP17_KX8051_GPS_FTEST/。8-8串行ADC/DAC采样或信号输出控制电路设计

基于5E+的示例：/KX_7C5EE+/EXPERIMENTs/EXP40_SADC_SDAC/。8-9数字温度器件DS18B20测控电路设计

设计任务：演示示例文件：/KX_7C5EE+/EXPERIMENTs/EXP19_8051_DS18B20/MCU8951。

71实验与设计8-7点阵型与字符型液晶显示器驱动控制电路设实验与设计

8-10AM幅度调制信号发生器设计（1）实验原理：

72实验与设计8-10AM幅度调制信号发生器设计72实验与设计

8-10AM幅度调制信号发生器设计（2）实验任务1：此项设计基于5E+系统的演示示例设计是：/KX_7C5EE+/DEMOs/EXPL10_DDS_Core_DAC0832/；或/EXPL11_DDS_Core_HSpeed/；（3）实验任务2：8-11硬件消抖动电路设计设计任务：基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP41_Di_Tremble/73实验与设计8-10AM幅度调制信号发生器设计8-11

第8章

Verilog有限状态机设计

74第8章

Ver8.1VerilogHDL状态机的一般形式

8.1.1为什么要使用状态机（1）高效的顺序控制模型。（2）容易利用现成的EDA优化工具。

（3）性能稳定。（4）设计实现效率高。

（5）高速性能。（6）高可靠性能。

758.1VerilogHDL状态机的一般形式8.1.18.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

768.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

1.说明部分

2.主控时序过程77always@(posedgeclkornegedgereset)begin if(!reset) c_st<=s0; else c_st<=next_state;endparameters0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]c_st,next_state; //为了仿真波形容易看清，current_state简写为c_st;8.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

3.主控组合进程788.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

4.辅助过程79辅助工程：主要是用于配合状态机工作的组合过程或时序过程，如根据状态机的输出继续完成某个计算算法，或为了稳定输出的数据锁存等。辅助过程可以不作为状态机的组成部分，而作为单独的电路存在。8.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.2一般有限状态机的结构

4.辅助进程808.1VerilogHDL状态机的一般形式8.1.28.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（1）打开“状态机萃取”开关。

818.1VerilogHDL状态机的一般形式8.1.38.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（1）打开“状态机萃取”开关。

82（1）打开“状态机萃取”开关8.1VerilogHDL状态机的一般形式8.1.38.1VerilogHDL状态机的一般形式

8.1.3状态机设计初始控制与表述

（2）关于参数定义表述（3）状态变量定义表述

838.1VerilogHDL状态机的一般形式8.1.38.2Moore型有限状态机的设计

84从信号输出方式上分，状态机可分为：Moore型和Mealy型Moore型：输出信号仅为当前状态的函数，一个状态有一个唯一的输出；相对于输入，输出时序比Mealy晚一个时钟周期。Mealy型：输出信号为当前状态与输入信号的函数，输出在输入发生变化后立即变化。输出信号的稳定性比Moore型差，易产生毛刺现象。单纯讨论Moore型与Mealy型的优劣，无太多实际意义。现代EDA综合器的优化足以消除毛刺可能导致的电路稳定性问题。8.2Moore型有限状态机的设计11从信号输出方式上8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

858.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

868.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

878.2Moore型有限状态机的设计8.2.1ADC8.2.1ADC采样控制设计及多过程结构型状态机

接下页888.2.1ADC采样控制设计及多过程结构型状态机接下页接上页89接上页168.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

908.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.1ADC采样控制设计及多过程结构型状态机

918.2Moore型有限状态机的设计8.2.1ADC8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

接下页928.2Moore型有限状态机的设计8.2.2序列检8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页938.2Moore型有限状态机的设计8.2.2序列检8.2Moore型有限状态机的设计

8.2.2序列检测器之状态机设计

948.2Moore型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

接下页958.3Mealy型有限状态机的设计接下页228.3Mealy型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页968.3Mealy型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

978.3Mealy型有限状态机的设计248.3Mealy型有限状态机的设计

接下页988.3Mealy型有限状态机的设计接下页258.3Mealy型有限状态机的设计

8.2.2序列检测器之状态机设计

接上页998.3Mealy型有限状态机的设计8.2.2序列检8.3Mealy型有限状态机的设计

1008.3Mealy型有限状态机的设计278.3Mealy型有限状态机的设计

1018.3Mealy型有限状态机的设计288.4SystemVerilog的枚举类型应用

1028.4SystemVerilog的枚举类型应用298.5状态机图形编辑设计方法

1038.5状态机图形编辑设计方法308.5状态机图形编辑设计方法

1048.5状态机图形编辑设计方法318.5状态机图形编辑设计方法

1058.5状态机图形编辑设计方法328.5状态机图形编辑设计方法

1068.5状态机图形编辑设计方法338.5状态机图形编辑设计方法

1078.5状态机图形编辑设计方法348.5状态机图形编辑设计方法

1088.5状态机图形编辑设计方法358.5状态机图形编辑设计方法

接下页1098.5状态机图形编辑设计方法接下页368.5状态机图形编辑设计方法

接上页1108.5状态机图形编辑设计方法接上页378.5状态机图形编辑设计方法

接下页1118.5状态机图形编辑设计方法接下页388.5状态机图形编辑设计方法

接上页1128.5状态机图形编辑设计方法接上页398.6状态编码

8.6.1直接输出型编码

1138.6状态编码8.6.1直接输出型编码408.6状态编码

8.6.2宏定义命令语句`define

1148.6状态编码8.6.2宏定义命令语句`d115428.6状态编码

1168.6状态编码438.6状态编码

8.6.4一位热码状态编码1178.6.3顺序编码

8.6状态编码8.6.4一位热码状态编码448.6状态编码

8.6.5状态编码设置

1.用户自定义方式2.用属性定义语句设置

1188.6状态编码8.6.5状态编码设置1.8.6状态编码

8.6.5状态编码设置

2.用属性定义语句设置

1198.6状态编码8.6.5状态编码设置2.8.6状态编码

8.6.5状态编码设置

3.直接设置方法1208.6状态编码8.6.5状态编码设置3.8.6状态编码

8.6.5状态编码设置

3.直接设置方法1218.6状态编码8.6.5状态编码设置3.8.7非法状态处理

1228.7非法状态处理498.7非法状态处理

8.7.1程序直接导引法

1238.7非法状态处理8.7.1程序直接导引法508.7非法状态处理

8.7.2状态编码监测法

8.7.3借助EDA优化控制工具生成安全状态机

1248.7非法状态处理8.7.2状态编码监测法8.78.8硬件数字技术排除毛刺

8.8.1延时方式去毛刺

1258.8硬件数字技术排除毛刺8.8.1延时方式去毛刺8.8硬件数字技术排除毛刺

8.8.1延时方式去毛刺

1268.8硬件数字技术排除毛刺8.8.1延时方式去毛刺8.8硬件数字技术排除毛刺

8.8.2逻辑方式去毛刺

1278.8硬件数字技术排除毛刺8.8.2逻辑方式去毛刺8.8硬件数字技术排除毛刺

8.8.2逻辑方式去毛刺

1288.8硬件数字技术排除毛刺8.8.2逻辑方式去毛刺8.8硬件数字技术排除毛刺

8.8.3定时方式去毛刺

1298.8硬件数字技术排除毛刺8.8.3定时方式去毛刺8.8硬件数字技术排除毛刺

8.8.3定时方式去毛刺

1308.8硬件数字技术排除毛刺8.8.3定时方式去毛刺习题8-1举二例说明，有那些常用时序电路是状态机比较典型特殊形式，并说明它们属于什么类型的状态机（编码类型，时序类型和结构类型）。8-2用mealy机类型，分别写出ADC0809和序列检测器的状态机。131习题8-1举二例说明，有那些常用时序电路是状态习题8-3根据图8-32（a）所示的状态图，分别按照图8-32（b）和图8-32（c）写出对应结构的Verilog状态机。并根据表8-2，分别用3中不同编码方式实现二状态机，并讨论他们的容错措施。132习题8-3根据图8-32（a）所示的状态图，分习题8-4请设计一种信号去抖动的电路模型，仿真后，讨论其优缺点和使用范围。8-5根据8.5节，用表格法和绘图法设计状态机，实现例8-2的功能，用时序仿真波形图验证之。最后将其转变成Verilog程序，将此程序与例8-2相比，讨论他们的表述风格。

133习题8-4请设计一种信号去抖动的电路模型，仿真实验与设计

8-1序列检测器设计（1）实验目的：（2）实验任务：（3）实验思考题：（4）实验报告：基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP34_SCHK/

134实验与设计8-1序列检测器设计61实验与设计

8-2并行ADC采样控制电路实现与硬件验证（1）实验目的：（2）实验原理：（3）实验任务1：（4）实验任务2：（5）实验任务3：（6）实验任务4：（7）实验报告：

135实验与设计8-2并行ADC采样控制电路实现与硬件验证（实验与设计

8-3数据采集模块和简易存储示波器设计（1）实验目的：（2）实验原理：（3）实验内容1：

136实验与设计8-3数据采集模块和简易存储示波器设计63实验与设计

8-3数据采集模块和简易存储示波器设计（4）实验内容2：

137实验与设计8-3数据采集模块和简易存储示波器设计64实验与设计

8-3数据采集模块和简易存储示波器设计（5）实验内容3：（6）实验内容4：（7）实验内容5：（8）实验内容6：（9）实验内容7：138实验与设计8-3数据采集模块和简易存储示波器设计65实验与设计

8-4五功能智能逻辑笔设计（1）实验目的：（2）实验原理：

（3）实验内容：

139实验与设计8-4五功能智能逻辑笔设计（3）实验内容：实验与设计

8-5比较器加DAC器件实现ADC转换功能电路设计（1）实验原理：（2）实验内容1：

（3）实验内容2：示例文件：/KX_7C5EE/EXPERIMENTs/EXP26_DAC_TO_ADC/140实验与设计8-5比较器加DAC器件实现ADC转换功能电实验与设计

8-6通用异步收发器UART设计实验目的：(2)实验内容1：

141实验与设计8-6通用异步收发器UART设计68实验与设计

8-6通用异步收发器UART设计(3)实验内容2：(4)实验内容3：另一UART演示示例：/KX_7C5EE+