2015年4月电子线路EDA技术答案_第1页
2015年4月电子线路EDA技术答案_第2页
2015年4月电子线路EDA技术答案_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

电子电路与EDA技术答案一、单项选择题（15*1）1.C2.A3.A4.D5.A6.D7.C8.A9.A10.B11.A12.B13.D14.D15.D二、名词解释（3*2）HDL:硬件描述语言FPGA：现场可编程门阵列EDA:电子设计自动化三、判断改错题（4*4）19.√20.×改正：原理图输入方式进行设计输入不适合完成大规模的电路系统设计。21.√22.√四、简答题（4*5）EDAVHDL、VerilogHDL电路板或专用集成电路。答：IPCoreCoreIPCore1）IPCoreIPCoreIPCore（2）IPCoreIPCore（3SOCIPCoreIPCore（4）IPCore答：在整个设计流程中仿真的地位十分重要，行为模型的表达、电子系统的前发现问题，以便解决问题，完善设计。答：可编程输入/输出单元（IO、基本可编程逻辑单元（查找表和寄存器布线通道中的互连资源、嵌入式块状RAM。可编程逻辑单元实现用户指定的逻辑功能，IOCLB五、程序分析题(1)in1;data_out;case;(2)4’b0000;4’b0110;Dqqd.答：六、编程题29.（8）ifmodulecopare(in1,in2,in1_great,equal,in2_great);input[1:0]in1,in2;outputin1_great,equal,in2_great;regin1_great,equal,in2_great;always@(in1orin2)beginif(in1>in2)begin equal=0;in2_great=0;endelseif(in1==in2)begin equal=1;in2_great=0;endelse if(in1<in2)begin equal=0;in2_great=1;endendendmodule30.（10答：底层模块代码：module inputD,clk;outputreg Q;always@(posedgeclk)beginQ<=D;endendmodule顶层模块代码：moduletest（bin,cin,clk,ain,data_out2,data_out1）;inputclk;inputain,bin,cin;outputdata_out1,data_out2;wireout1,out2,Q1;DFFu1(Q1,clk,ain);DFFu2(data_out1,clk,out2);DFFu3(data_out2,clk

人人文库> 全部分类> 教育资料 > 辅导培训

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论