基于FPGA的可变长度移位寄存器优化设计-图文

自动化技木基于ＦＰＧＡ的可变长度移位寄存器优化设计陈永强１，李茜２（１．西华大学电气信息学院，四川成都６１００３９；２．西华大学能源与环境学院，四川成都６１００３９）摘要：结合ＦＰＧＡ的结构，针对高速数据采集系统中触发控制单元的特点，提出了采用优化结构的可变长度移位寄存器改进基于ＦＰＧＡ的触发控制单元的方法，同时从器件的搭配和寄存器结构两方面探讨了可变长度移位寄存器的优化方案，并给出了应用示例。关键词：触发控制单元可变长度移位寄存器ＦＰＧＡ触发控制单元是高速数据采集系统的重要组成部分，而可变长度移位寄存器在触发控制单元中起弹性缓存、数控延迟等作用。触发控制单元根据不同的条件设置时间窗口，并对窗口内的数据进行操作，在线完成实时事例选判和控制。由于高速数据采集系统的采样频率高，单位时间内产生的数据和事件多，不同时问窗口所需的移位寄存器的长度变化会很大。一方面，触发控制单元作为高速数据采集系统的一个组成部分，常常与系统的其他组成部分共享有限的ＦＰＧＡ资源；另一方面，一个数据采集系统往往有多路数据采集通道，需多个触发控制单元支持。因此，提高资源利用率对构建用于触发控制的可变长度移位寄存器来说非常重要。本文以最大可变长度为Ⅳ、宽度为１ｂｉｔ的移位寄存器为模型，讨论如何从结构上优化可变长度移位寄存器和有６８效的ＦＰＧＡ实现。至于宽度不为ｌｂｉｌ的情况，可以此类推。１可变长度移位寄存器的常用结构通常可变长度移位寄存器的结构可分为两种：一种是输入分支型（结构Ａ），如图１所示；另一种是输出分支型（结构Ｂ），如图２所示。结构Ａ与结构Ｂ有两个共同点：第一，都是由触发器链路加数据流向控制逻辑组成；第二，每级触发器的输入输出都是信号节点，因而各级都需要对本级节点的信号流向进行控制。结构Ａ用ｎ—ｔｏ一２“译码器来控制信号流向，结构Ｂ则用２ｎ：１多路复用器控制信号流向。对于基本逻辑单元为查找表（ＬＵＴ）＋触发器（ＦＦ）＋多路复用器（ＭＵＸ）结构的ＦＰＧＡ来说，直接采用结构Ａ与结构Ｂ构造较长的移位寄存器时，触发器链和复杂的组合逻辑会消耗很多资源，即这两种结构不宜用于较长的可变长度移位寄存器。控制位Ｏ图１最大可变长度为Ⅳ的移位寄存器结构Ａ（输入分支型）图２最大可变长度为Ⅳ的移位寄存器结构Ｂ（输出分支型）欢迎网上投稿ｗｗｗ．ａｅｔｎｅｔ．ｃｎｗｗｗ．ａｅｔｎｅｔ．ｃｏｍ．ｃｎ《电子技术应用》２００６年第８期万方数据自动化技木２解决方案为解决上述问题，可以采用如下两个方法：（１）优化功能结构与硬件结构的搭配。根据移位寄存器结构类型，选择适宜的ＦＰＧＡ芯片以提高资源利用率，降低资源消耗。（２）优化移位寄存器结构。采用ＦＰＧＡ片内ＲＡＭ来实现移位寄存器，利用片内ＲＡＭ速度快、数量大的优点，直接减少基本逻辑单元的消耗，提高资源利用率。２．１优化功能结构与硬件结构的搭配通过调整ＦＰＧＡ芯片类型与移位寄存器结构类型的搭配，可以提高资源利用率，降低资源消耗。下面以结构Ｂ为例，阐述如何应用Ｘｉｌｉｎｘ公司的Ｓｐａｒｔａｎ一３系列芯片高效地实现Ⅳ＝１２８的可变长度移位寄存器。２．１．１实现原理ｆＦ：Ｓｐａｒｔａｎ一３系列芯片的每个可配置逻辑块ＣＬＢ…如图３所示，包含８ｒＷ个ＬＵＴ、８个ＤＦＦ和８个２：１多路复用器（４个Ｆ５ＭＵＸ，２个Ｆ６ＭＵＸ，１个…．，Ｆ７ＭＵＸ，１个Ｆ８ＭＵＸ），而每个ＬＵＴ都能配置成移位寄存器模式Ｆ７ＭＵＸＦ８ＭＵＸ回廿日回廿曰回廿曰回廿曰Ｆ５ＭＵＸＦ５ＭＵＸＳＬＩＣＥＬＳｌＳＵＣＥＬＳ３Ｆ６ＭＵＸＦ６ＭＵＸ回廿曰回廿曰园耵曰回耵曰Ｆ５ＭＵＸＳＬＩＣＥＬＳ２ＣＬＢ图３Ｓｐａｒｔａｎ一３芯片的可配置逻辑块（ＣＬＢ）二二二霉瓣霹瓦辆一；一（）０１ｌ一一一１０１０１１０ｌ１１１０ｌｌｌｌ１６：ｌＭＵＸ（ＳＲＬ），相当于一个１６级的可逐级寻址的移位寄存器。如图４所示，一个ＬＵＴ就包含了构成结构Ｂ所需的全部要素，从而有效地实现Ⅳ＝１６的可变长度移位寄存器ｆ２】。Ｑ１５是用于多级级联实现Ⅳ＞１６的移位寄存器的进位输出。２．１．２应用示例利用Ｓｐａｒｔａｎ一３系列芯片的一个ＣＬＢ（相当于８个基本逻辑单元）就可以构成Ⅳ＝１２８的可变长度移位寄存器，如图５所示。作为对比，如果不调整ＦＰＧＡ芯片类型与移位寄存器结构类型的搭配，比如直接采用ＡｌｔｅｒａＣｙｃｌｏｎｅＩＩ芯片，按结构Ａ实现Ⅳ＝１２８的可变长度移位寄存器，则需消耗１６９个基本逻辑单元（由ＱｕａｒｔｕｓＩＩ编译）。２．２优化移位寄存器结构通过优化移位寄存器结构，采用ＦＰＧＡ片内ＲＡＭ来Ｑ中（Ⅳ＝Ｏ，ｌ，２，…，２”一１）图４ＬＵＴ配置成可寻址的移位寄存器实现移位寄存器，利用片内ＲＡＭ速度快、数量大的优点，直接减少基本逻辑单元的消耗，提高资源利用率。２．２．１实现原理ＦＰＧＡ片内ＲＡＭ常见有两种，一种是分布式ＲＡＭ（ＤｉｓｔｒｉｂｕｔｅｄＲＡＭ），如ＸｉｌｉｎｘＳｐａｎａｎ一３的ＬＵＴ，每个ＬＵＴ都可作为１６位的ＲＡＭ使用；另一种是嵌入式块ＲＡＭ（ＢｌｏｃｋＲＡＭ），如ＸｉｌｉｎｘＳｐａｒｔａｎ一３的１８ＫＢ块ＲＡＭ、ＡｌｔｅｒａＣｖｃｌｏｎｅＩＩ的４ＫＢ块ＲＡＭ（Ｍ４Ｋ）。结构Ａ与结构Ｂ中，各级都需要对本级节点的信号流向进行控制，这种形式限制了ＦＰＧＡ嵌入式块ＲＡＭ的使用。为此，设计了结构ｃＬＫ止４ｃＬＫ、Ｊ４ｃＬＫ塑ｃＬＫ小ｃＬＫ小ｃＬＫ、Ｌ４ｃＬＫｏｃＬＫ差：三］６：ＩＩＩ基ｉ三］６：ＩＩｌ基ｉ三：：Ｉ｜Ｉ鞋ｉ三］６：Ｉ｜ｌ基ｉ三：；¨ｌ塞ｉ三：：｜ｊ｜基ｉ三］６：｜｜Ｊ囊ｉ三：：ＭＵＸＭＡＤｏｕｔ图５ＳｐａｎａＪｌ—３芯片的可配置逻辑块（ＣＬＢ）《电子技术应用》２００６年第８期本刊邮箱：ｅｔａ＠ｎｃｓｅ．ｃｏｍ．ｃｎＡ６６９万方数据自动化技术Ｃ——梯级组合型，如图６所示，这种结构非常利于采用片内ＲＡＭ来实现移位寄存器。二塑三：：。２‘）图６最大可变长度为Ⅳ的移位寄存器结构Ｃ（梯级组合型）分析结构Ｃ，梯级组合型有两个要素：一是２：１多路复用器，每个都有单独的控制位，共ｎ个，而且ｎ＜＜Ⅳ，二者呈指数关系；二是不同长度的移位寄存器组成的梯级，初级（第０级）由２０＝１个触发器组成，第ｌ级由２１＝２个触发器链接组成，第２级由２２＝４个触发器链接组成…．，第ｎ级由２“个触发器链接组成。在梯级组合型的结构中，不需要对每个触发器的输入输出都控制，只需通过控制位６。对各个梯级的输入输出控制就可以实现分辨率为ｌ的长度连续变化，寄存器的长度Ⅳ＝６。×２ｎ＋…＋６２×２２＋６ｌ×２１＋６０×２０。例如，对于最大Ⅳ＝２５５（控制字为８位）且采用结构Ｃ的可变长度移位寄存器，要实现长度为５的移位寄存器，只需设置控制字为０００００１０ｌＢ即可；要实现长度为２５５的移位寄存器，只需设置控制字为１１１１１１１Ｂ即可。由于同一个梯级里，除头尾两级外，其他各级不再有信号流向控制，且各梯级触发器链的长度为２“，可以方便地利用ＦＰ－ＧＡ嵌入式块ＲＡＭ和厂商提供的经过优化的宏功能模块来实现长度较大的梯级，从而提高资源利用率。２。２．２应用示例以ＡｌｔｅｒａＣｖｃｌｏｎｅＩＩｆ３】的Ｍ４Ｋ为例，每个Ｍ４Ｋ块ＲＡＭ有４６０８个存储位（其中包括５１２个奇偶位），操作频率高达２５０ＭＨｚ，Ｍ４Ｋ工作于移位寄存器模式时的结构如图７所示，数据宽度（叫）、每段长度（ｍ）、抽头数（ｎ）的关系可方便地在厂商提供的基于ＲＡＭ的移位寄存器宏模块“ａｌｔｓｈｉｆｔ—ｔａｐｓ”中设置。当叫×ｍ×凡不大于４６０８且州×ｍ不大于３６时，消耗一个Ｍ４Ｋ和少量基本逻辑单元；当不能满足上述两项中任意一项，开发工具会自动连接多个Ｍ４Ｋ。通过调整训、ｍ、凡的组合，Ｍ４Ｋ能以多种方式埘×ｍ×ｎＳｈｉｆｔＲｅ舀ｓｔｅｒｍ－ｂｉｔＳｈｉｆｔＲｅｇｉｓｔｅｒ’’，一Ｉ卜－７一ｌ，ｎ—ｂｉｓｈｉｆｔＲｅ醉ｓｔｅｒ”／一ｌ卜＿７一Ｉｍ—ｂｉｔＳｈｉｆｔＲｅ舀ｓｔｅｒ矿，一ｌ卜７一Ｉｍ＿ｂｉｔＳｈｉｆｔＲｅｇｉｓｔｅｒ，‘．ＩｌｌＩ…ＪｌＪ卜图７Ｍ４Ｋ的移位寄存器模式ＮｕｍｂｅｒＴａｐｓ高效实现结构Ｃ的梯级。、例如，构造一个１０２４位的梯级，可以设置加＝ｌ、ｍ＝２５６、ｎ＝４，占用１３个ＬＵＴ，８个寄存器，１个Ｍ４Ｋ；构造一个４０９６位的梯级，可以设置训＝１、ｍ＝２５６、凡＝１６，依然只占用１３个ＬＵＴ，８个寄存器，１个Ｍ４Ｋ。为进一步提高Ｍ４Ｋ的利用率，可以设置加＝３２、ｍ＝１２８、ｎ＝１，只占用１２个ＬＵＴ，７个寄存器，１个Ｍ４Ｋ就能得到３２个长度为１２８位的移位寄存器段，将这些寄存器段自行连接，用一个Ｍ４Ｋ能同时得到如下的梯级：１２８位、２５６位（２段串连）、５１２位（２段串连）、１０２４位（８段串连）、２０４８位（１６段串连），最大限度地利用了Ｍ４Ｋ的ＲＡＭ资源。作为对比，仍以ＡｌｔｅｍＣｙｃｌｏｎｅＩＩ芯片为例，如果用基于基本逻辑单元的移位寄存器宏模块“ＬＰＭ—ＳＨＩ丌ＲＥＧ”来实现１０２４位的梯级和４０９６位的梯级，则分别需ｌ０２４（２５６×４）个ＬＵＴ和４０９６（２５６×１６）个ＬＵＴ，资源开销较大。可见，结构Ｃ非常利于实现可变长度较长的移位寄存器。可变长度移位寄存器是非常有用的逻辑结构。对高速数据采集系统触发控制单元来说，应用优化后的可变长度移位寄存器可以提高其信噪比，改善其可靠性和灵活性。另外，采用可变长度移位寄存器可以减小死区时间，从而改善触发控制单元重复触发的性能。这些改善在本单位设备的实际应用中起到了良好的作用。参考文献１Ｓｐａｒｔａｎ一３ＦＰＧＡｆａｍｉｌｙ：ｃｏｍｐｌｅｔｅｄａｔａｓｈｅｅｔ．ＸＩＬｌＮＸ，２０（）４；３（８）２Ｕｓｉｎｇｌｏｏｋ—ｕｐｔａｂｌｅｓａｓｓｈｉｆｔｒｅｇｉｓｔｅＩ＿ｓ（ＳＲＬｌ６）ｉｎＳｐａｎａｎ一３ｇｅｎｅｒａｔｉｏｎＦＰＧＡｓ．ＸＩＬＩＮＸ，２００５；１（５）３ＣｙｃｌｏｎｅＩＩｄｅｖｉｃｅｈａｎｄｂｏｏｋ．ＡｌｔｅｍＣｏｒｐｏｒａｔｉｏｎ，２００５；１（１１）（收稿日期：２００６—０４—０９）７０欢迎网上投稿ｗｗｗ．ａｅｔｎｅｔ．ｃｎｗｗｗ．ａｅｔｎｅｔ．ｃｏｍ．ｃｎ《电子技术应用》２００６年第８期万方数据基于FPGA的可变长度移位寄存器优化设计作者：陈永强，李茜作者单位：陈永强(西华大学,电气信息学院,四川,成都,610039，李茜(西华大学,能源与环境学院,四川,成都,610039刊名：电子技术应用英文刊名：APPLICATIONOFELECTRONICTECHNIQUE年，卷