微机原理与应用：第5章 半导体存储器

1 第5章半导体存储器5.1概述5.2

随机存取存储器(RAM)5.3

只读存储器(ROM)5.4存储器的连接与扩展5.5微机中内存结构、存储部件和内存管理注：5.2～5.4为重点5.1、5.5一般掌握22022/12/235.1概述存储器:具有存储信息（二进制数）功能的器件,是微机的主要组成部分。分为内存(主存)和外存(辅存)。半导体存储器：70年代以来，随着LSI技术的发展，半导体存储器逐渐取代磁存储器（内存）。外存尚继续使用磁表面存储器（如磁带、磁鼓、软、硬磁盘等）。半导体存储器特点：体积小，集成度高，速度快，硬件连接简单，易于批量生产，成本低等。本章主要讨论半导体存储器及其与CPU连接问题32022/12/235.1

概述（存储器分类）

内存(RAM+ROM):半导体存储器(本章主要内容)(主存）软盘：3.5寸1.44M磁盘硬盘：10MB~几十GB（移动）

CD-ROM只读光盘（650MB左右）外存光盘CD-R、CD-R/W可擦写光盘(辅存) (650MB左右）

U盘（移动硬盘）：1G、4G、8G等半导体存储器（20G~40G）,有取代磁盘、光盘的趋势。存储器

42022/12/23一、半导体存储器分类

根据使用功能不同，可分为两大类：随机存取存储器RAM（RandomAccessMemory)只读存储器ROM（ReadOnlyMemory)

RAM特点：随机进行读/写操作;掉电后,其内容将丢失；ROM特点：只能读，不能改写(特殊条件时除外);掉电后,其内容不变。52022/12/23一、半导体存储器分类半导体存储器RAM静态RAM（SRAM）动态RAM（DRAM）ROM掩膜型ROM可编程ROM（PROM）EPROM（光擦除）可擦除可编程ROMEEPROM（电擦除）FlashMemory（闪存）集成RAM（IRAM）通常用于计算机的Cache主要用于计算机的内存条新一代ROM-BIOS62022/12/23二、存储器主要指标1.存储容量存储器容量（集成度）：

指每一个存储芯片或模块能够存储的二进制位数。

常用单位:B（Byte）、KB、MB、GB等。存储器容量V=单元数（2m）×数据位数（n）

其中m为地址线数，n为数据线数 例如：V=1024*4=1K*4=4096位，2m=1K，则m=10,即地址线A9~A0（10条）;n=4,即数据线I/O3~I/O0（4条）。72022/12/232.最大存取时间（存取周期）

存取一次数据所需的最长时间。是衡量存储器性能的重要指标。该时间越短，其存取速度越高，微机工作的整体性能也随之提高。3.其它指标可靠性：一般指存储器对电磁场的抗干扰性和对温度变化的抗干扰性。目前的LSI电路，其可靠性较高，但对CMOS电路，要注意静电击穿问题。功耗：又可分为“维持功耗”和“操作功耗”。通常，设法降低维持功耗。82022/12/235.2随机存取存储器RAM 由于MOS集成电路工艺简单，功耗低，集成度高，价格便宜，所以广泛用于半导体存储器。一、基本存储电路 基本存储电路是存储器的核心，它用来存放一位二进制信息“0”或“1”，分为静态和动态两种。一）6管静态存储电路

(SRAM)

由R-S触发器构成两个稳定的物理状态，存放信息“0”或“1”。92022/12/231、存贮原理

静态存贮器2静态存贮器1读操作写操作静态RAM是由两个增强型的NMOS反相器交叉耦合构成双稳态触发器102022/12/23二）单管动态存贮电路

单管动态存贮电路是由一个管子T和一个电容Cg组成，数据以电荷形式直接存贮在电容Cg上。读出：使字选线为“1”，T管导通，根据电容Cg上存贮的信息，使数据线D有相应的变化，再通过读出放大器便可检出存贮信息。字选线ESCDDESTCg数据线（线）

写入：使字选线为“1”，T管导通，数据线D信息经T存入电容Cg。即写

“1”时，Cg被充电至高电平；写“0”时，Cg上电荷经T释放至低电平。112022/12/23单管动态存贮电路重写：由于Cg小于分布电容CD，所以每次读出后，Cg上电荷消失（即存贮内容被破坏）。要保存原有信息，必须在读出后进行“再生”（重写）操作。刷新：由于Cg上电荷的泄漏，也会造成信息的变化。要保存原有信息，必须周期性地对Cg充电（刷新）。其刷新周期为2ms～8ms。这些使得外围电路变得更加复杂。字选线ESCDDESTCg数据线（线）122022/12/23二、SRAM一般结构132022/12/23SRAM的基本结构分为两部分：

存储体+外围电路一）存储体

N个基本存储电路按行列排列在一起；通常排列成矩阵型（2维或3维）。如1024*1个电路→32*32*1位（2维）如1024*8个电路→32*32*8位（3维）通过地址寄存器和地址译码器来选择相应单元。142022/12/23二）外围电路地址译码器+I/O缓冲器+读/写控制电路1、地址译码器通过对地址线的译码,选择要访问的单元。双译码(复合译码)结构:采用Ｘ～Ｙ两个译码器。目的：减少地址译码线。例如：V=1024Х4，如采用单译码器则为对A0～A9译码,即需要210=1024根译码线；采用双译码器则为：25×25=32×32=1024，只需32+32=64根译码线。一般:i条线选择2i=n个单元，需2i条选择线。双译码只需2i/2+2i/2=2*2i/2条选择线。152022/12/23

X译码0,00,3131,031,31Y译码I/O1024X1=32X32X1A0A4X0X31T7T8T7T8Y0Y31A5A9DINDOUT162022/12/23例：地址为0000000000时，X行A0～A4译码选择X0=1，此时，第0行的32个单元的状态全部送至各自的位，但其能否与I/O线连接，则还要受位线控制，即受Y译码器控制，在A5～A9全为0时，Y0（第0列）=1，第0列的位线控制门打开，这时，0:0位的状态与数据接通。同理A0～A9为全“1”时,选中31:31位。双译码结构,在容量大时,X行线上负载加大,为了提高驱动能力,在X行线上加入驱动器,以提高负载能力。当单元位非1位而是n位时,X、Y同时选中n位，构成3维矩阵输出或输入，这时I/O电路也需n个，同理，当A0～A9为1111111111时，则选中31:31这个单元。172022/12/232、I/O缓冲器：位于数据总线和被选中的单元之间，用来控制数据的输入和输出，并具有放大、驱动的作用。为了便于多片存贮器芯片同时并接于数据总线，I/O电路的数据输入/输出控制大都采用三态、双向缓冲器结构。182022/12/23

3、读/写控制电路：由读/写信号(R/W)控制被选中单元的I/O操作;由CS或(CE)片选信号选择该片是否工作。

1）读/写控制信号R/W或OE、WE：在读/写信号控制下可将信息代码读出或存入被选中的基本电路。

OE为读、WE为写信号。实际的存贮器芯片由于引脚封装的限制，往往只有一个

R/W

端，通常R/W=“1”，

表示读出；R/W=“0”，表示写入。192022/12/232）片选控制信号CS（chipselect)：由于每片存贮器芯片容量的限制，一个大容量的存贮器，往往是由多片存贮器芯片构成。当CS=“0”（有效）时，才能对该片上的基本存贮电路进行读/写操作；

当CS=“1”（无效）时，该片不参加工作，即处于非工作状态。此外，有些RAM为了减少功耗，采用浮动电源控制电路，在动态RAM中，还有预充，刷新控制电路等。202022/12/23

三、典型SRAM芯片62646264芯片引脚与容量的关系：容量=单元数*位数=2地址线条数*数据线条数对于6264：容量=8K*8位=64K位=8KB=213*8位地址线：13根（A12～A0）数据线：8根（D7～D0）I/O控制线：4根WE、OE、CS1、CS2212022/12/23四、DRAM一般结构特点:外部地址线是内部地址的一半，DRAM需要‘刷新’。m-1222022/12/23

五、典型DRAM芯片424256芯片容量：=2内部地址线条数*位数=2外部地址线条数*2*位数424256的容量：=29*2*4=218*4=256K*4位地址线：9条A0~A8行、列地址选择线：RASCAS、数据线：4条I/O1～I/O4I/O控制线：OE、WE424256232022/12/23

动态RAM的读/写字线X(行)选择线EdY选择线（列）数据线预充位线T0T1T2C1C0ABC242022/12/23六、其它存储器一）集成随机存储器（IRAM）：克服DRAM需要外加刷新电路的缺点，将刷新电路集成到RAM芯片内部。既具有SRAM速度快的优点，又具有DRAM价廉的长处。IRAM的主要产品有Intel2186、2187（8K×8)。2186/7252022/12/23二）高速RAMEDODRAM(ExtendedDataOut)即扩展的数据输

SDRAM（SynchronousDRAM同步DRAM）

100MHz的SDRAM带宽=100MHz*（64/8）=800MB/S4.

SSRAM（SynchronousSRAM同步SRAM）消除了地址信号传输延迟时间的影响，平均取数时间可缩短1/3，使系统运行速度明显提高。5.CDRAM（CacheDRAM)内加Cache来提高RAM速度。利用预测地址，可以在当前读写周期中启动下一个存取单元的读写周期，进而从宏观上缩短了地址选择的时间。由于EDO的设计仅适用于数据输出的时候,因此而得名。用于Pentium及486以前的产品中。（EDODRAM的说明）消除了地址信号传输延迟时间的影响，平均取数时间可缩短1/3，使系统运行速度明显提高。（SSRAM的说明）将CPU和RAM通过一个相同的时钟锁在一起，使得RAM和CPU能够共享一个时钟周期，以相同的速度同步工作。PC-100及现在的PC-133即是。（效率75%，目前使用最广）（

SDRAM的说明）262022/12/23

高速RAM6.

RDRAM（RambusDRAM)

7.DDRSDRAM(DoubleDataRateSDRAM)8.VCMSDRAM（VirtualChannelMemory）缓冲式SDRAM，使内存通道的运行和管理交给主板芯片组完成。一种全新设计，工作速度高达400MHZ，RDRAM使用16位总线，使用时钟上升和下降沿传输数据。（效率85%价格太高，应用不广，如PC600和PC800）400M的RDRAM带宽=400MHz*(16/8)*2=1600MB/S双倍数据速率SDRAM，在时钟上升和下降沿传输数据从而得到双倍带宽，同时增加双向数据控制引脚。如PC266100MHz的DDR=100MHz*(64/8)*2=1600MB/S即100MHz的DDR相当于400MHz的RDRAMDDR不足的是效率不高（65%）

（DDR

说明）272022/12/23掩膜ROM（MROM）可编程ROM（PROM）可擦除可编程ROM：EPROM（光擦除）E2PROM（电擦除）

FlashMemory（闪速存储器）5.3只读存储器（ROM）282022/12/23一、掩膜ROM它由生产厂制造，厂家通过光刻掩膜技术将程序写入，一旦写好后，就不能修改。用户在使用时，只进行读出操作，其地址译码方式和RAM一样。下面以4*4ROM为例，说明其基本工作原理。地址译码器A1A0TR1TR2TR4TR3T00字线W0字线W1字线W3字线W2位线3D3位线2D2位线1D1位线0D0T03T02T01T10T13T12T11T20T23T22T21T30T33T32T31Vcc00011011292022/12/23这是4*4的ROM，4个单元每个4位，需地址线2条A0、A1每选中一个字的位，即输出该字各位的状态，各单元输出数据： 0：1010 1：1101 2：0101 3：0110 掩膜ROM是以该位是否有管子来决定存‘1’还是存‘0’。这是由制造时使用二次光刻（掩膜）而决定的，故称为掩膜ROM。其特点是：存贮信息不易丢失，只能进行读取操作。掩膜ROMA1A0地址译码器TR1TR2TR4TR3T00字线W0字线W1字线W3字线W2位线3D3位线2D2位线1D1位线0D0T03T02T01T10T13T12T11T20T23T22T21T30T33T32T31Vcc00011011302022/12/23二、PROM原理：PROM是靠存储单元中的熔丝是否熔断决定信息‘0’和‘1’的，当熔丝未断时，信息为‘0’，熔丝烧断时，信息记录‘1’。PROM一次可编程ROMVcc字线数据线T1。熔丝

。312022/12/23三、可擦除PROM

目前，可擦除的PROM分为三种：(1)光擦除PROM（EPROM）(2)电擦除PROM（E2PROM）(3)闪速存储器（FlashMemory)322022/12/23（1）光擦除的EPROMVcc这是为根据用户需要来确定ROM存贮内容，以及对ROM的程序进行改写而发展起来的一种PROM。在这种PROM中，增加了被绝缘物二氧化硅（SiO2)包围的浮动栅。字线数据线TRTTfEPROM可擦除可编程ROM典型芯片原理：EPROM是靠FAMOS浮动栅是否积累电荷来存储信息‘0’和‘1’的。当浮动栅有足够的电荷积累时，记录的信息为‘0’，没有电荷积累时，记录的信息为‘1’。EPROM浮动栅332022/12/23(2)E2PROM和FlashMemoryE2PROM电可擦除可编程只读存储器（ElectricallyErasableProgrambleReadOnlyMemory）可以在线擦除和改写。它主要用于智能工业仪器仪表中存储各种变化不频繁的数据和参数。EEPROM具有断电情况下保存数据的功能，又可以方便地在线改写。闪速存储器（FlashMemory）也称快速擦写存储器或快闪存储器，是Intel公司首先开发，近几年发展起来的一种新型半导体存储器芯片。它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存，在不加电的情况下，信息可以保持10年。又能在线擦除和重写。Flash是由EEPROM发展起来的，因此它属于EEPROM类型。（目前几乎所有主板中的BIOS

ROM均采用Flash）典型芯片E2PROM的特点：1）对硬件电路没有特殊要求，编程简单；2）采用+5V电擦除的E2PROM边写边可自动擦除，但速度较慢；3）有并行总线传输，也有串行传输。

342022/12/23EPROM典型芯片27512

EPROM主要代表是27系列掌握：1.型号与容量的关系：

512为512K位=64K*8=64KB128为128K位=32KB64为64K位=8KB2.引脚信号与容量的关系：

容量=2地址线条数*数据线条数

如27512容量=216*8=64KB16条地址线A0~A158条数据线D0~D7

2764为213*8=8KB，即：13条地址线A0~A128条数据线D0~D7

3.控制信号的含义：如CE、OE等。352022/12/23E2PROM和Flash典型芯片28010/29010并行E2PROM的代表:28系列FlashROM的代表:29系列掌握：1.型号与容量的关系28010和29010为1M位=128K*8=128KB再如28040和29040为4M位=512K*8=512KB2.引脚信号与容量的关系容量=2地址线条数*数据线条数如29010容量=217*8=128KB3.控制信号的含义Vpp,WE,OE,CE等362022/12/235.4存贮器与CPU的连接存贮器制造技术的限制 在实际的机系统中,往往需要配置容量很大的内存贮器。而存贮器制造技术又决定了每片存贮容量是有限的,所以一般微机系统中的内存是由多片芯片构成的。

总线的定义差别 为了使存贮器能够在CPU的控制下,按时序要求正确地提供指定单元所存贮信息或写入信息到指定单元中,必须将CPU与存贮器正确地连接起来。存取速度的不同 各种存贮器的工艺不同,存取速度有差异,要做相应的速度配合,才能使其协调操作。372022/12/23一、存贮器与CPU的连接应注意的问题

存贮器与CPU的连接主要是三总线(即AB,DB和CB)的连接。在连接时要注意以下几个方面:1CPU总线的负载能力CPU在设计时,输出线的直流负载能力一般为带4个TTL负载。考虑到目前存贮器大都为MOS电路,直流负载很小，主要为电容负载,故在内存容量较小时,CPU可直接与存贮器连接；在较大系统中要考虑增加总线驱动器(如74LS367或8286等)，然后再带负载。2CPU时序与存贮器芯片存取速度的配合 通常,CPU的读/写操作和存贮器的读/写操作其时序是固定的。在两者连接时,要考虑其速度是否匹配,否则应考虑增加TW周期来完成时序的配合。 尽可能选与CPU时序相配的芯片,以充分发挥CPU的工作速度。382022/12/233存贮器地址分配与芯片类型选择 内存通常分为ROM和RAM两大区域。

RAM又分为系统区（DOS、系统软件、工具软件、堆栈、表格等）和用户区（用户存存放其应用程序及数据等）；ROM通常固化系统启动程序，基本DOS命令等。所以，内存的区域分配（地址分配）是一个重要问题。另外，目前生产的存贮器，类型较多，构成存贮器系统时，选择其类型也是一个重要问题。

静态RAM在与CPU连接时，一般不需要外围电路，连接较简单，故在智能仪表、小型控制系统中采用的较多；

动态RAM集成度高，但与CPU的接口设计较复杂，通常用于微机系统中；

ROM具有非易失性，在固化应用程序时常用EPROM，而E2PROM可在线修改，但其价格较高，通常用于对有关数据或参数需要掉电保护的系统中。目前，通过后备电源（可充电电池）构成掉电保护电路，也可以保证静态RAM在正常电源掉电时数据不丢失，这往往比E2PROM更经济实用。392022/12/23

4控制信号的连接 在CPU与存贮器交换信息时，如何使有关控制信号相互配合，以达到对存贮器控制的作用，这也是连接中的一个重要问题。 8086/8088CPU：主要是IO/M（86）、ALE、 RD、WE、DT/R、DEN等信号的连接；80X86CPU构成的微机系统：其控制信号主要是从PC总线槽中引出的信号，如MEMR、MEMW、AEN等，由于PC总线的信号经系统主机板处理后供扩展板（M或I/O）使用，故接口设计是比较方便的。 目前，除PC总线外，还有AT总线（扩展38P）以及EISA总线，VESA总线和PCI总线（32BIT）586使用。402022/12/23二、存储器的扩展1．为什么要扩展任何存储器芯片（RAM和ROM）的容量都是有限的，当实际系统需要更大存储容量时，就必须采用多片现有的存储器芯片构成较大容量的存储器模块，这就是所谓的存储器扩展。2．扩展存储器有三种基本方法位扩展：数据位的扩展（数据线增加）字扩展：单元数的扩展（地址线增加）字位全扩展：单元数和位数都扩展412022/12/231、芯片组的连接(位扩展)位扩展：是用多个存储芯片组成一个整体（芯片组），使数据位数增加，但单元个数不变。方法：(1)芯片数的确定：芯片数=组容量/片容量(2)各芯片内的同名地址线（组内地址）全部并联且与地址总线的相应位连接；(3)各芯片内的数据线分别与数据总线相应位连接；(4)各芯片内片选信号线并联成为组（片）选信号，可以接地址线高位或地址译码器的输出端，也可以接地；(5)各芯片内读写信号并联接到控制总线的读写控制线上。

422022/12/23

存贮器结构：nx1位、nx4位、nx8位;如1kB的芯片：可能有1024x1、256x4和128x8等不同的结构。示例：将1024x1的芯片构成1024x8的芯片组。

1Kx1的芯片,要构成1Kx8芯片组，需芯片：1Kx8/1Kx1=8片1K单元：其地址线i=log21024=10，即A0~A9；

每片1位数据线，8片分别连接D0~D7。8片的CS并联在一起，

8片的WE、OE也分别并联在一起。432022/12/23

地址总线A0A9D0D71024x1I/O12345678I/OI/OI/OI/OI/OI/OI/O数据总线CEWEＯＥ442022/12/23

同理对4Kx4的芯片构成4Kx8的芯片组，我们可用4Kx8/4Kx4=2片来构成。即:组内地址i=log24K=12,即A0~A11，

每片4位数据线：一片接低4位，另一片接高4位。

点击图示452022/12/23

即：地址总线A0A11数据总线D.BD0~D3D4~D74Kx41I/O0~32CEWEI/O0~3OE462022/12/23

小结

从以上例子中可见：1、组内芯片同时工作。

芯片组在工作时，不论其是几片构成，由于CS片选连在一起，故其工作时是一起工作，否则都不工作。

2、芯片组的字节数由组内地址线确定。

3、I/O数据则分别连接到DB总线上。472022/12/23位扩展示例1M×1位SRAM构成1M×8位的SRAM存储器模块RD482022/12/232、模块的连接（字扩展）字扩展：存储单元数的扩展，由于存储单元的个数取决于地址线，而与数据线无关。因此，字扩展实际上就是地址线的扩展，即增加地址线。方法：(1)确定组数和芯片数：

组数=模块容量/组容量

芯片数=组片数*组数(2)各芯片组的数据线并联且接至数据总线的相应位上；(3)各芯片组内的地址线并联到地址总线的相应位上；(4)读写信号与控制总线中相应的信号线相连接；(5)各个芯片组的组(片)选信号选择如下三种方式连接：

部分译码法全译码法线选法

492022/12/23

1）部分译码法：部分高位地址进行译码例：用2Kx1芯片构成8Kx8的模块。

首先组内：芯片数

2Kx8=8片，2Kx1

组数：8Kx82Kx8

共计所需芯片：8x4=32片组内地址线i=log22048=11,A0~A10，数据线j=8,D0~D7组选信号线：cs0、cs1、cs2、cs3模块地址线i=log28192=13即A0~A12组选地址线=模块地址线－组内地址线=13-11=2,可选A11,A12译码=4组502022/12/23

4组组选信号线csi及地址范围：

A12A11A10~A0

地址范围

0000H~07FFH0800H~0FFFH1000H~17FFH1800H~1FFFH0#组（cs0）001#组（cs1）01000,0000,0000111,1111,11112#组（cs2）103#组（cs3）11000,0000,0000111,1111,1111000,0000,0000111,1111,1111000,0000,0000111,1111,1111512022/12/23部分译码法522022/12/23部分译码法地址重叠：一个单元有多个地址的现象。地址重叠原因：有高位地址未参加译码。

1根地址线未译码，2个地址重叠；

2根地址线未译码，4个地址重叠；

n根地址线未译码，2n个地址重叠；532022/12/23

2)全译码法:全部高地址参加译码

用于内存容量较大或不允许地址重叠的场合。

仍以上例为例。除组内地址外，高位地址为A11~A19。利用A11~A19进行译码。分别选择cs0~cs3。

这种9：512译码器是不存在的，也是不必要的。实际的译码电路可采用p220图5-19。特点：每组芯片地址范围是连续的、唯一的，便于系统扩充。缺点是电路结构复杂。542022/12/23全译码法552022/12/23全译码法4组组选信号线CSi及地址范围：A19～A13

A12A11A10~A0地址范围

0000,00000000H~007FFH00800H~00FFFH01000H~017FFH01800H~01FFFH0#组（cs0）0,01#组（cs1）0,1000,0000,0000111,1111,11112#组（cs2）1,03#组（cs3）1,1000,0000,0000111,1111,1111000,0000,0000111,1111,1111000,0000,0000111,1111,1111562022/12/23

3）线选法

利用除片（组）内地址外的高位地址（直接或反向）分别控制各组的CSi。特点：每次只允许有一位有效(高或低);各组间地址不译码;线路简单,无译码电路。

图示572022/12/23

8088CPU6116(3#)6116(2#)6116(1#)CSOEWE6116（0#）

A0~A10D0~D7MEMWMEMRA14A13A12

A11A0~A10D0~D7

0#07000H~077FFH1#06800H~06FFFH2#05800H~05FFFH3#03800H~03FFFH582022/12/23

4组组选信号线CSi及地址范围：A14A13A12A11A10~A0地址范围

111,0

110,1

101,1011,1思考：是否有地址重叠？000,0000,0000111,1111,11117000H~77FFH0组（CS0）3组（CS3）2组（CS2）1组（CS1）000,0000,0000111,1111,1111000,0000,0000111,1111,1111000,0000,0000111,1111,11116800H~6FFFH5800H~5FFFH3800H~3FFFH592022/12/23

ROM的连接方式，除不使用WR信号外，其他同RAM连接方式。动态RAM与CPU的连接，也是三总线的连接，但与静态不同的是：1）动态RAM接受CPU的刷新信号控制，而静态RAM则不需要。2）静态RAM的地址线与CPU的地址线相对应，且只接受CPU正常的RD/WR信号。而动态RAM中行/列地址线共用。且通过RAS和

CAS控制信号分时选择。通常，地址信号来源有两组：一组由CPU提供正常的读/写单元，另一组来自刷新计数器。故控制电路较复杂。点击图示602022/12/23

刷计时钟刷时多路控制

RASCASR/W刷计数器

（引）刷计多路开关引/列多路开关424256512x512x4X2DinDoutRA0~A8A0~A8A9~ADMA0~MA8A.BD.B612022/12/23字扩展示例地址求法：（1）高位地址通过各芯片的片选信号有效反推得到（2）低位地址（芯片本身地址）从全0~全1（3）高低地址依次排列找出地址范围由2K×8位SRAM芯片，构成8K×8位的存储器模块622022/12/23字扩展示例地址范围632022/12/23三、字位全扩展字位扩展：是用多个存储芯片组成一个整体，使数据位数增加，单元个数也增加。方法：(1)确定组数和芯片数：组数=模块容量/组容量芯片数=组片数*组数(2)芯片的地址线全部并联且与地址总线相应的地址线连接。(3)片选信号线可以接地址线高位或接地址译码器的输出端。(4)读写信号并联接到控制总线中的读写控制线上。(5)数据线分高低部分分别与数据总线相应位连接。

示例

642022/12/23字位全扩展示例1K×4位SRAM构成4K×8位的SRAM存储器模块652022/12/23字位全扩展示例地址662022/12/23

5.5微机中内存结构、存储部件和内存管理一、现代微机存储体系（三级存储体系）

Cache－主存－辅存 提高性价比形成Cache-主存层次：速度：Cache优势容量、价格：主存优势

解决速度与成本的矛盾；主存－辅存统一编址的虚存管理层次：

解决容量与成本的矛盾。672022/12/23一、现代微机存储体系中央处理单元高速缓存Cache（SRAM、SSRAM等）内存（DRAM、EDODRAM

SDRAM等）虚拟内存（硬盘）682022/12/23（一）Cache－主存层次

1、

Cache必要性：CPU从nM－>nG，RAM动态速度上不去双极型，速度提高－>功耗大，价格高故，动态－>主存，静态－>Cache－>Cache控制器CPU读/写请求由Cache控制器传输数据

(1)数据在Cache中，则CPU对Cache进行操作－>一次命中，两者速度匹配，零等待；(2)数据不在Cache中,CPU对主存操作－>一次失败－>Tw周期。通常命中率大于90％。

692022/12/23（一）Cache－主存层次2、Cache可行性：较短时间内，程序使用地址空间较小－>地址集中分布倾向数据虽无规律－>可使其相对集中－>这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象称为程序访问的局部性。根据此原理,利用Cache,装入部分程序和数据，供CPU在一段时间使用,是完全可行的。702022/12/23（一）Cache－主存层次3、

Cache的基本指标：

通写法：（Write－through）同时修改主存和Cache内容，保证主存和付本一致。（时间较长，写入主存）回写法：只写入Cache，并注标志，覆盖时，才一次写入主存。注意： 1）多机共享主存时，需用通写法。 2）非命中时，只向主存写入信息，而非整体调入Cache。

712022/12/23（一）Cache－主存层次4、CPU片内Cache，命中率>98％（二级cache）片内片外二级cache 速度提高，高速65/256Bit

总线（内部）5、地址映像：用某种函数把主存地址映像在Cache中定位，映像后，主存地址变换为Cache地址－>地址变换。722022/12/23（一）Cache－主存层次三种方法： 1）直接映像：每一主存地址映像到Cache中一个指定地址，图5－18

Cache地址块j主存地址块iCache被分为2N块

j＝imod2n最直接、简单、速度快，命中率下降。 2）全相联映像：主存中每一个字块可映像到Cache任何一个字块位置上图5－19

Cache利用率上升，查表速度下降，硬件实现复杂、困难。 3）组相联映像：1）和2）的折中方法，先分组，再全相联，即组间直接映像，组内全相联映像。732022/12/23(二)主－辅存层次

虚拟存储器：主存和辅存统一编址主存：实地址

辅存：虚地址类似cache主存层次区别：

1、目的、容量、传送块长度和访问速度不同:CPU直接访问Cache和主存，不能直接访问辅存 2、Cache－主存的存取过程，地址变换和替换策略全部硬件实现，（透明的）而主辅存由软件和硬件接合设计（不透明）对用户，虚拟空间任意使用－>透明742022/12/23二、微机内存层次结构752022/12/23（一）主存储器存储器组织1.16位存储系统2.32位存储系统3.64位存储系统762022/12/23存储器模块简介1.30线SIMMSIMM（单边接触式存储器模块）2.72线SIMM3.168线DIMMDIMM：双边接触式存储器模块。Pentium主板采用(64位数据宽度)4.184线的RIMM（RDRAM和DDR）RIMM专指RDRAM和DDRSDRAM提供的双边接触式存储器模块，PentiumIII之后高档采用。772022/12/23（二）高速缓冲存储器Cache一般由两部分组成：一部分存放由主存储器来的数据，另一部分存放该数据所在主存储器的地址，因此又把这一部分称作目标地址标记存储器，简称TAG存储器。1．数据读取方法Cache的数据读取有三种方法：直接映射法（Directmapped）、N路集合相关法（N-waysetassociative）和完全相关法（Fullyassociative）。2．数据写入方法通写：写时更改Cache内容，且更改对应地址主存中的内容。回写：写时仅更改Cache中的数据，速度快。782022/12/23虚拟存储器（VirtualMemory）简称虚拟内存，是在内存不足的情况下，用硬盘的一部分空间模拟内存的一种虚设内存，并不是真正的内存。但软件可以将其当成一般内存使用，从使用角度看，除了速度比内存慢外，其它与内存没有什么区别。（三）虚拟内存792022/12/23三、微机系统中的其它存储部件（一）CMOSRAM 1.本义：CMOSRAM（简称CMOS）是一种非挥发性随机读写存储器（NVRAM—NonvolatileRAM），又称为互补金属氧化物半导体（CMOS）存储器。 2.功能：存放系统的各种配置和设置信息。 主要信息：系统日期和时间、系统安全特性、能源管理设置、存储设备、键盘和鼠标、I/O地址分配、视频设置及其它可选特性等。802022/12/23对CMOSRAM操作详见CMOS内部地址分配CMOS在系统中占用两个I/O地址 70H：CMOS地址端口 71H：CMOS数据端口CMOS读写两步骤 1.向70H写CMOS地址 2.对71H读或写数据812022/12/23 CMOS内部地址822022/12/23 CMOS读写实例 根据读写步骤可用两种方法操作

1.用汇编语言写小程序段(可嵌入其它程序中):需要定义段等,较麻繁。

2.用DEBUG命令(DEBUG中十六进制数不能加H)

1)用DEBUG的汇编命令A A命令后键入 MOVDX,70 MOVAL,07 ;日地址 OUTDX,AL MOVDX,71 MOVAL,25 ;25号(日) OUTDX,AL

2)用DEBUG的I/O命令(更简单)

O70,07 ;对70H端口写CMOS地址07H(日地址)

O71,25 ;对71H端口写数据25日

例如:CMOS口令忘记了,要清除口令,方法在DEBUG中:

O70,10

O71,88

QUIT退出DEBUG后重新启动机器,系统将自动进入CMOS设置状态。832022/12/23（二）ROMBIOS

1.含义:

ROMBIOS即基本输入/输出系统（BIOS—BasicInput/OutputSystem）。ROMBIOS是指固化到只读存储器中的软件程序模块即基本输入/输出系统程序模块，有时称为固件。 2.作用: BIOS的主要功能就是对系统硬件进行测试和CMOS所有参数的设置，包括：基本参数设置（包括系统时钟、显示器类型、启动时对自检错误处理的方式等）、磁盘驱动器设置、键盘参数设置、存储器测试设置、Cache存储器设置、ROMShadow设置、安全设置、总线周期参数设置、电源管理设置、PCI局部总线参数设置、板上集成接口设置以及其它参数设置等。 3.说明: Pentium之前用EPROM，Pentium