《随机存储器RA》教学课件

《随机存储器RA》幻灯片本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！《随机存储器RA》幻灯片本课件PPT仅供大家学习使用1．静态RAM〔SRAM——StaticRAM〕SRAM是用MOS管构成的R-S触发器作为根本存储电路，触发器的两个稳态分别表示存储内容为0和1。SRAM只有在写入新的数据时触发器的状态〔信息〕才变化，读操作不会改变其状态〔信息〕。但一旦SRAM芯片失电，其上所存储的所有信息将全部丧失，所以称SRAM上的信息是易失性、挥发性的。SRAM的特点：速度快，外围电路简单，但集成度低〔存储容量小〕，功耗大。1．静态RAM〔SRAM——StaticRAM〕2．动态RAM〔DRAM——DynamicRAM〕DRAM是用MOS管栅极—衬底间的分布电容来存储信息的.由于存在泄漏电流，电容上储存的电荷〔信息〕不能长期保存，需要定期进展刷新，因而外围电路比较复杂。显然，DRAM上的信息也是易失性的。DRAM的特点是集成度高〔存储容量大〕，功耗低，但速度慢，外围电路复杂。2．动态RAM〔DRAM——DynamicRAM〕1．SRAM六管静态根本存储电路六管静态根本存储电路如图5.2所示。1．SRAM六管静态根本存储电路六管静态根本存储电对外有四条引线：①X地址译码线，也称X〔行〕选择线，T5、T6为行选门控管②Y地址译码线，也称Y〔列〕选择线，T7、T8为列选门控管，只有当外部的地址选通信号〔X线和Y线〕有效时，才选中此存储电路③数据输入输出线I/O④数据输入输出线I/O按教材P179简要说明工作原理对外有四条引线：按教材P179简要说明工作原理2．DRAM单管动态根本存储电路2．DRAM单管动态根本存储电路数据信息存储在MOS管栅极与衬底之间的分布电容C1上。假设C1上存有电荷，表示信息为1，否那么为0。由于漏电流存在，C1上的电荷经一段时间后就会泄放掉〔一般为2mS〕，故不能长期保存信息。为了维持动态存储电路所存储的信息，必须使信息再生〔即进展刷新〕。按教材P179简要说明工作原理数据信息存储在MOS管栅极与衬底之间的分布电容C1上。假设C注意：由于电容C1很小(0.1uuF～0.2uuF)，所以读出的信号很弱，需要进展放大。每次读出造成C1上电荷的损失，原存储内容受到破坏〔改变〕，因而还必须把原来信号重新写入〔再生〕，在读数前需要对数据线进展预充电。读出和写入操作均需按严格的定时时序脉冲进展，故动态RAM芯片内要有时钟电路。刷新过程就是读出信息〔不送到数据线上，此时Y选择线置0〕经放大后再传送给位线时进展写入的。注意：RAM的内部构造RAM的内部构造一般可分为存储体、地址译码器、输入输出〔I/O〕和控制电路4局部RAM的内部构造RAM的内部构造一般可分为存储体、地址译1.存储体存储体是存储器储存信息的主体，它由大量的根本存储电路按一定的规那么组合而成。例如，容量为2K×8位的存储器芯片，一共有2K个存储单元，每个单元由8个根本存储电路组成，可以储存8位二进制信息，故该芯片的存储体共包含有2×1024×8个根本存储电路。这些根本存储电路一般成矩阵排列，排列方法与地址译码方式有关。1.存储体

2．地址译码存储器中的每一个存储单元都有一个对应的地址，CPU访问存储器的某一单元时，首先必须将该单元的地址经地址总线送到该存储器，经过译码后，才能找到该单元。存储器内的地址译码有两种方式：(1)单译码方式地址译码只使用一个译码器，译码器的一个输出端选择一个存储单元〔即一个字〕，故此输出线又称字线，一根字线选择某个字的所有位。2．地址译码(1)单译码方式《随机存储器RA》教学课件采用单译码构造，n根地址输入线经全译码有2n个输出，用以选择2n个字〔本例中有4根地址线A3～A0，可选择16个单元，即24=16〕。随着存储字的增加，译码输出线及相应的驱动电路会急剧增加，存储器的体积和本钱也将迅速增加，故单译码构造只用于小容量的存储器中。采用单译码构造，n根地址输入线经全译码有2n个输出，用(2)双译码方式在字数较多的存储器中，为了减少输出选择线的数目，一般采用双译码方式。在双译码方式中，将存储单元排列成矩阵形式，地址译码器分为两个〔X译码和Y译码〕，即要在存储矩阵中选择某一存储单元是靠X、Y两个译码器的选择线的交点来确定的。(2)双译码方式例如，有一片1024×1位的存储器芯片，需10位地址〔210=1024〕。假设用单译码方式，那么需1024根选择线；假设用双译码方式，X、Y方面各用5位地址码，那么译码后各有32根选择线〔25=32〕，它们的交点为1024个〔32×32=1024〕，而选择线总共只有64根〔如图5．6所示〕，因而选择线大大减少。例如，有一片1024×1位的存储器芯片，需10位地址《随机存储器RA》教学课件3.I/O和控制电路I/O电路处于数据总线和存储体单元之间。由于数据总线可挂多种器件，并且数据可能写入RAM，也可能从RAM中读出，因此，I/O电路通常采用双向的三态门电路片选信号，低电平有效，用途：写允许信号3.I/O和控制电路片选信号，低电平有效，用途：写允许信号5.2.4典型RAM芯片举例1．Intel51256SRAMIntel51256芯片是32K×8位SRAM，有32768个存储单元，每个单元存储8位二进制信息，用单一的5V电源。Intel51256有8根数据输入/输出线D7～D0；有15根〔215=32768〕地址线A14～A0，其中9根用于行地址译码输入，6根用于列地址译码输入；有3根控制线：片选控制、输出允许和读写控制R/W。5.2.4典型RAM芯片举例1．Intel51256片选信号片选信号2．Intel21010DRAM

Intel21010芯片是由单管根本存储电路组成的1M×1位DRAM。它只用18个引脚的芯片来封装2．Intel21010DRAMIntelIntel21010芯片内部有1M个存储单元，每个单元存储1位二进制信息，因而要对它寻址，必须要有20根地址线〔220=1M〕。为了减少芯片的引脚数目，采用了行地址和列地址分时复用，对外只引出10根地址线A9～A0。利用多路转换开关，由行选通信号将先送入的10位地址存入片内行地址锁存器，由列选通信号将后送入的10位地址存入片内列地址锁存器，20根地址线选中一个存储单元。Intel21010芯片内部有1M个存储单元，每数据线Din和Dout分别用于对被选中单元的数据位进展输入和输出传送。读写操作由控制：当为高电平时，进展读操作，所选中存储单元中的内容经过三态输出缓冲器，从Dout引脚读出；当为低电平时，进展写操作，从Din引脚输入的信息通过三态缓冲器写入所选中的存储单元。21010芯片无专门的片选信号，一般用(行选通信号)作为片选信号。数据线Din和Dout分别用于对被选中单元的数据位进展输入和《随机存储器RA》幻灯片本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！本课件PPT仅供大家学习使用学习完请自行删除，谢谢！《随机存储器RA》幻灯片本课件PPT仅供大家学习使用1．静态RAM〔SRAM——StaticRAM〕SRAM是用MOS管构成的R-S触发器作为根本存储电路，触发器的两个稳态分别表示存储内容为0和1。SRAM只有在写入新的数据时触发器的状态〔信息〕才变化，读操作不会改变其状态〔信息〕。但一旦SRAM芯片失电，其上所存储的所有信息将全部丧失，所以称SRAM上的信息是易失性、挥发性的。SRAM的特点：速度快，外围电路简单，但集成度低〔存储容量小〕，功耗大。1．静态RAM〔SRAM——StaticRAM〕2．动态RAM〔DRAM——DynamicRAM〕DRAM是用MOS管栅极—衬底间的分布电容来存储信息的.由于存在泄漏电流，电容上储存的电荷〔信息〕不能长期保存，需要定期进展刷新，因而外围电路比较复杂。显然，DRAM上的信息也是易失性的。DRAM的特点是集成度高〔存储容量大〕，功耗低，但速度慢，外围电路复杂。2．动态RAM〔DRAM——DynamicRAM〕1．SRAM六管静态根本存储电路六管静态根本存储电路如图5.2所示。1．SRAM六管静态根本存储电路六管静态根本存储电对外有四条引线：①X地址译码线，也称X〔行〕选择线，T5、T6为行选门控管②Y地址译码线，也称Y〔列〕选择线，T7、T8为列选门控管，只有当外部的地址选通信号〔X线和Y线〕有效时，才选中此存储电路③数据输入输出线I/O④数据输入输出线I/O按教材P179简要说明工作原理对外有四条引线：按教材P179简要说明工作原理2．DRAM单管动态根本存储电路2．DRAM单管动态根本存储电路数据信息存储在MOS管栅极与衬底之间的分布电容C1上。假设C1上存有电荷，表示信息为1，否那么为0。由于漏电流存在，C1上的电荷经一段时间后就会泄放掉〔一般为2mS〕，故不能长期保存信息。为了维持动态存储电路所存储的信息，必须使信息再生〔即进展刷新〕。按教材P179简要说明工作原理数据信息存储在MOS管栅极与衬底之间的分布电容C1上。假设C注意：由于电容C1很小(0.1uuF～0.2uuF)，所以读出的信号很弱，需要进展放大。每次读出造成C1上电荷的损失，原存储内容受到破坏〔改变〕，因而还必须把原来信号重新写入〔再生〕，在读数前需要对数据线进展预充电。读出和写入操作均需按严格的定时时序脉冲进展，故动态RAM芯片内要有时钟电路。刷新过程就是读出信息〔不送到数据线上，此时Y选择线置0〕经放大后再传送给位线时进展写入的。注意：RAM的内部构造RAM的内部构造一般可分为存储体、地址译码器、输入输出〔I/O〕和控制电路4局部RAM的内部构造RAM的内部构造一般可分为存储体、地址译1.存储体存储体是存储器储存信息的主体，它由大量的根本存储电路按一定的规那么组合而成。例如，容量为2K×8位的存储器芯片，一共有2K个存储单元，每个单元由8个根本存储电路组成，可以储存8位二进制信息，故该芯片的存储体共包含有2×1024×8个根本存储电路。这些根本存储电路一般成矩阵排列，排列方法与地址译码方式有关。1.存储体

2．地址译码存储器中的每一个存储单元都有一个对应的地址，CPU访问存储器的某一单元时，首先必须将该单元的地址经地址总线送到该存储器，经过译码后，才能找到该单元。存储器内的地址译码有两种方式：(1)单译码方式地址译码只使用一个译码器，译码器的一个输出端选择一个存储单元〔即一个字〕，故此输出线又称字线，一根字线选择某个字的所有位。2．地址译码(1)单译码方式《随机存储器RA》教学课件采用单译码构造，n根地址输入线经全译码有2n个输出，用以选择2n个字〔本例中有4根地址线A3～A0，可选择16个单元，即24=16〕。随着存储字的增加，译码输出线及相应的驱动电路会急剧增加，存储器的体积和本钱也将迅速增加，故单译码构造只用于小容量的存储器中。采用单译码构造，n根地址输入线经全译码有2n个输出，用(2)双译码方式在字数较多的存储器中，为了减少输出选择线的数目，一般采用双译码方式。在双译码方式中，将存储单元排列成矩阵形式，地址译码器分为两个〔X译码和Y译码〕，即要在存储矩阵中选择某一存储单元是靠X、Y两个译码器的选择线的交点来确定的。(2)双译码方式例如，有一片1024×1位的存储器芯片，需10位地址〔210=1024〕。假设用单译码方式，那么需1024根选择线；假设用双译码方式，X、Y方面各用5位地址码，那么译码后各有32根选择线〔25=32〕，它们的交点为1024个〔32×32=1024〕，而选择线总共只有64根〔如图5．6所示〕，因而选择线大大减少。例如，有一片1024×1位的存储器芯片，需10位地址《随机存储器RA》教学课件3.I/O和控制电路I/O电路处于数据总线和存储体单元之间。由于数据总线可挂多种器件，并且数据可能写入RAM，也可能从RAM中读出，因此，I/O电路通常采用双向的三态门电路片选信号，低电平有效，用途：写允许信号3.I/O和控制电路片选信号，低电平有效，用途：写允许信号5.2.4典型RAM芯片举例1．Intel51256SRAMIntel51256芯片是32K×8位SRAM，有32768个存储单元，每个单元存储8位二进制信息，用单一的5V电源。Intel51256有8根数据输入/输出线D7～D0；有15根〔215=32