时序逻辑设计实践第二部分

第8章时序逻辑设计实践(二)数字逻辑设计及应用SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性1制作：金燕华8.5移位寄存器（shiftregister）串行输入serialinputSERINSEROUT串行输出serialoutput串入串出移位寄存器可以使一个信号延迟n个时钟周期之后再输出2制作：金燕华串入并出移位寄存器结构串入serial-inSERIN1Q2QNQ并出parallel-out可以用来完成串－并转换serial-to-parallelconversion3制作：金燕华并入串出移位寄存器结构多路复用结构LOAD/SHIFTSERINSEROUT4制作：金燕华并入并出移位寄存器结构LOAD/SHIFTSERIN1Q2QNQ5制作：金燕华MSI移位寄存器CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHCLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166SERA·SERBP521图8-506制作：金燕华4位通用移位寄存器74x194CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194S1S0功能00保持01右移10左移11载入左移输入右移输入7制作：金燕华4位通用移位寄存器74x19400S1S0保持S1’S0’S1S010左移01右移11载入P522图8-51Qi*=S1’·S0’·Qi+S1’·S0·Qi-1+S1·S0’·Qi+1+S1·S0·INi8制作：金燕华通用移位寄存器S1S0功能00保持01右移10左移11载入LINQHHQHCLRGQGCLK

FQFS1EQES0DQDG1CQCG2BQBAQARINQA74x299输入输出采用双向三态数据线P524图8-539制作：金燕华CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194CLKCLRS1S0LIND

QDCQCBQBAQARINCLKCLRS1S0LINRIN移位寄存器的扩展并行输入（8位）并行输出8位10制作：金燕华移位寄存器计数器D0=F(Q0,Q1,…,Qn-1)反馈逻辑DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3一般结构：11制作：金燕华1000010000010010有效状态其他状态环型计数器DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF31000010000010010D0D1D2D3——非自启动的无效状态D0=Qn-112制作：金燕华有效状态无效状态DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF31000010000010010D0D1D2D3自启动的自校正的13制作：金燕华扭环计数器（JohnsonCounter）DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3D0=Qn-1’00001000110011101111011100110001无效有效的状态循环14制作：金燕华dddddddd最小成本自校正设计1、确定有效的状态循环2、对无效状态进行处理，使其进入有效循环。Q0Q1Q2Q31111000011110000Q0Q100

01

11

1000011110Q2Q3D0100001000110011101111011100110001有效无效100101001010110101101011010100101D0=Q3’+Q2’·Q115制作：金燕华=((Q2’·Q1)’·Q3)’D0=Q3’+Q2’·Q14位8状态自校正的Johnson计数器16制作：金燕华利用通用寄存器74x194实现环形计数器Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET载入Q0Q1Q2Q3CLOCK自校正的17制作：金燕华利用通用寄存器74x194实现扭环计数器CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LS1S0接成左移形式自校正改进：（法一）D0=Q3’+Q2’·Q1Q0Q1Q2Q318制作：金燕华利用通用寄存器74x194实现扭环计数器CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_L自校正改进：（法二）利用置数每当电路出现0XX0下一状态就是0001D0=Q3’+Q0’Q0Q1Q2Q319制作：金燕华线性反馈移位寄存器（LFSR）计数器LFSR计数器有2n-1种有效状态——最大长度序列发生器反馈逻辑DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3移位寄存器型计数器的一般结构利用反馈逻辑可以实现模2～模16的计数器20制作：金燕华RESET_LCLOCK线性反馈移位寄存器（LFSR）计数器奇校验电路全0态的下一状态？？反馈方程P535表8-21LFSR计数器有2n-1种有效状态——最大长度序列发生器21制作：金燕华伪随机序列发生器EN猜谜游戏机L1~L4ERRG1~G4CLOCK使能输入随机产生典型应用：产生逻辑电路的测试输入信号用于检错及纠错码的编码和译码电路LFSR计数器22制作：金燕华串/并转换源模块Sourcemodule目的模块

Destinationmodule控制电路控制电路并-串转换器串-并转换器并行数据并行数据串行数据SYNC同步脉冲23制作：金燕华24制作：金燕华并串转换CLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166D7D6D5D4D3D2D1D0并行数据SDATACLOCKCLOCKSYNCCLKCLRLDENPENTAQABQBCQCDQDRCO’163CLKCLRLDENPENTAQABQBCQCDQDRCO’163计数低位计数高位时隙数位数RESET_L到目标+5V25制作：金燕华CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCKCLKCLRLDENPENTAQABQBCQCDQDRCO’163CLKCLRLDENPENTAQABQBCQCDQDRCO’163SYNC+5VCLKEN1D1Q2D2Q3D3Q4D4Q5D5Q6D6Q7D7Q8D8Q74x377并行数据位数+5V+5V串并转换26制作：金燕华顺序脉冲发生器利用移位寄存器构成——注意自校正（环形计数器P530）利用计数器和译码器构成——注意“毛刺”（二进制计数器的状态译码P513）CLKQ0Q1Q2Q327制作：金燕华序列信号发生器——用于产生一组特定的串行数字信号例：设计一个110100序列信号发生器利用触发器利用计数器利用移位寄存器28制作：金燕华利用D触发器设计一个110100序列信号发生器1、画状态转换图2、状态编码000~101表示S0~S5S0S1S5S2S4S3/1/1/0/1/0/03、列状态转换输出表000001010011100101001010011100101000Q2Q1Q0Q2*Q1*Q0*Y1101004、得到激励方程和输出方程——考虑未用状态的处理5、得到电路图00000129制作：金燕华用计数器和数据选择器构成序列信号发生器74x163CLKCLRLDENPENTAQABQBCQCDQDRCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个8位的序列信号00010111+5V+5V序列信号输出30制作：金燕华用移位寄存器构成序列信号发生器例：产生一个8位的序列信号0001011110111000Q2Q1Q0000001010101011111110100D0Q2Q1Q00100011110D01101001D=Q2·Q1’·Q0+Q2’·Q1+Q2’·Q0’31制作：金燕华CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器构成序列信号发生器例：产生一个8位的序列信号0001011110111000Q2Q1Q0000001010101011111110100D0D=Q2·Q1’·Q0+Q2’·Q1+Q2’·Q0’组合逻辑32制作：金燕华移位寄存器实现序列检测功能设计一个110串行序列检测电路，利用移位寄存器实现CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LAZBZ当电路检测到输入A连续出现110时，输出Z为1输入A连续出现110，且输入B为1时，输出Z为1。33制作：金燕华8.6迭代与时序电路PICICOPOCLK寄存器CLOCKPIjPOj串行比较器（P547）、串行加法器（P548）空间与时间的折衷34制作：金燕华同步设计中的其他问题8.7同步系统结构和设计方法8.8同步设计中