AD9852寄存器说明及使用

:控制寄存器说明1D7Don'tcareCR[31]Don'tcareDon'tcareCompPDReserved,alwayslowControlDACPDDACPDDIGPD101EDon'tcarePLLrangeBypassPLLRefMult4RefMult3RefMult2RefMult1RefMult0641FCLRACC1CLRACC2TriangleDon'tcareMode2Mode1Mode0Int/Extupdateclock0120Don'tcareBypassinvsineOSKENOSKINTDonrtcareDon'tcareLSBfirstSDOactiveCR[0]20CompPD:开关比较器输出,PIN42,PIN43比较器输入端,P37比较输出，打开PD后，有方波输出,=1关ControlDACPD:开关振幅控制输出，专门针对PIN52输出的余弦信号做振幅调制,=1关DACPD:开关DAC转换,=1关MOD2~MODE0:工作模式Int/ExtUpdataclock:使用内部时钟更新送出9852的数据或者使用外部信号控制;=1，使用内部时间更新，这时对寄存器0x16~0x19写入更新时间.=0使用外部信号控制，送数结束后，由一个_/-----\_信号更新用户编程的控制数据放在缓冲寄存器里，要使缓冲寄存器里的数据传送到DDS运行核心就要时钟更新。时钟更新有两种方式：内部和外部。外部就是在PIN20提供一个外部时钟（上升沿）信号内部就是一个32位的减计数器组成。外部更新效果要好。DAC控制寄存器可输出一个98mv~443mv的DC值26BControlDAC<11:8>(Bits15,14,13,12don'tcare)0027ControlDAC<7:0>(Dataisrequiredtobeintwoscomplementformat)000~2047260mv~MAX2048~4095MIN~260mv默认为260mvOSKEN设置为高电平使数字倍增器使能。否者，如果OSKEN位被设置为低，数字倍增器负责控制振幅将会被旁路，I和Q的输出会被设置为满振幅。OSKINT逻辑高选择的是输出幅度渐变上升或者下降功能的线性内部控制。在OSKINT位上是低电平时，转换为用户可编程12位寄存器的数字倍增器的控制，允许用户以任何方式改变振幅的转换“通断整形键控”功能使用户控制数模变换器的输出幅度渐变上升和下降可减小反冲频谱和突发的数据，两个都为高时，幅度内部线性控制，如果“Shapedkeying"端是高电平，输出幅度线性增大到满幅度，并且一直保持到“Shapedkeying"端变为低电平时，又线性降到零幅度，过渡时间又用户编程控制。OSKEN为高，OSKINT为低时，幅度由程序控制，OutputShapeKeyl的值决定幅度。BypassInvSinc被设置为高反正弦滤波器会被旁路，供电就会被保持。（就是没有供电，可以降低功耗，减少发热）逆Sinc当不需要时，将DAC的非PD位设置为高DACs就会被关闭，controlDAC也是一样，将controlDACPD置高将关闭DAC.RefMult4-0倍频器值的设置。DIFFCLKENABLE（PIN60）低电平时钟单端输入，高电平差分输入。Parallel/SerialProgrammingMod设置PIN70为高时，调用并行模式，而设置PIN70为低则调用串行模式PLLRangeREFCLKMultiplierPLL的频率范围。为了能在200MHz到300MHz（内部系统时钟速率）的范围内工作，PLLRangeBit应该被设置为逻辑1。为了能在低于200MHz的范围内工作，PLLRangeBit应该被设置为逻辑0。PLLRangeBit能调整PLL滤波循环参数，使在各个范围内的相位噪声最优化。BypassPLL要获得最佳的相位噪声性能，参考时钟倍频器应跳过，时钟倍增器能被旁路，通过设置在控制寄存器中的地址1E位置的“BypassPLL”位。Mode2-0工作模式选择Mode000Single-Tone单调模式Mode001UnrampedFSK无过渡频移键控模式当PIN29上为逻辑低时，选择F1;当逻辑高时，选择F2。从F1到F2频率的变化的发生几乎是瞬时的。这种简单的方法工作的非常好，也是最可靠的数字通信结构。但也浪费了射频频谱。Mode010RampedFSK倾斜频移键控在工作开始之前，控制寄存器中的CLRACC1位必须清零（从低到高再到低），以保证频率累加器从全零输出状态开始。RampRateClock倾斜速率时钟，这是一个减计数器，每当减到零时，就会输出一个单脉冲，决定每个频率点存留的时间。DeltaFrequencyWord48位“delta频率”寄存器，每收到一个来自斜率计数器的时钟脉冲，频率累加器就与“delta频率”寄存器累加一次，然后就在F1或F2频率字上加上或减去该累加值，最后再赋给相位累加器。照这样，输出频率是倾斜上升还是倾斜下降要根据PIN29的逻辑状态。上升或下降的斜率是20位斜率时钟的函数。一旦目标频率到达，倾斜速率时钟就会停止，频率累加过程就会终止。一般来说delta频率字与F1和F2频率字相比要小得多。决定频率步进量。在目标频率到达前,“FSKDATA”端的逻辑状态发生变化，则频率扫描立即反向，开始以同样的斜率和分辨率返回到起始频率。Triangle三角在模式010中将这位设置为高电平，在F1和F2之间会自动发生倾斜上升和倾斜下降，并且不用去触发PIN29，在三角形位被设置为高的RampedFSKMode中，自动频率扫描可以从F1也可以从F2开始，这要根据三角形位在上升沿时，PIN29的逻辑电平，如图42所示。如果“FSKDATA”端是低电平就选择F1作为起始频率；高电平则选择F2作为起始频率。CLRACC1，寄存器地址1Fhex，如果被设置为高，如果来一个系统时钟的可重复触发的一次性脉冲，48位的频率累加器的输出就会被清除。如果CLRACC1位保持为高，则在每个更新时钟的上升沿都会有一个一次性的脉冲。起结果是中断当前频率扫描，频率复位到起始点F1或F2,然后以原有的斜率继续倾斜上升(或下降),形成锯齿波扫频。即使已经到达目标频率F1和F2,也会发生这种情况。(看图43)接下来，还有一个同时清除频率累加器(ACC1)和相位累加器(ACC2)的控制位“CLRACC2”。当这位被设置为高时，将导致相位累加器的输出为0。只要这位被设置为高，频率累加器和相位累加器都会被清楚，导致输出为0HZ。如果要将DDS回到先前的工作，CLRACC2必须设置为逻辑低。Mode011Chirp脉冲调频二，方波输出与占空比控制VINP正向输入,可以接PIN48,PIN49输入的余弦信号VINN接P52脚的DC输出.DC输出的电压值由DAC控制寄存器(0x26,0x27)控制，输出幅度98〜500mv左右VOUT输出方法(compPD位置0)原理是VINN的值与VINP输入进行比较，当VINN电压小于VINP某某值时,,VOUT输出高电平(3.3V),反之输出低电平(0V).在其它电压值时，就会输出不同的占空比三:问答问：我设计的AD9852测试板，使用的是50MHz的有源晶振，经MC100LVEL16转换后变成差分信号接到基准端频率输入端。我在测试过程中，不使用倍频功能，输出的信号很好；如果使用倍频功能，输出的信号相位相当的差，外部引脚61的PLL滤波网络的对其的影响有多大，是不是还有其它什么因素？假设是N倍吧，那么它的相噪和杂散将恶化20lgNdB.同时，后级的负载对它的影响也会比较大，你可以在匹配上作功夫，如果功率足够，你可以在他们之间加一级隔离器，对相噪和杂散改善会比较明显的。引脚上的RC滤波对相噪影响很大，对远近端的噪底影响是相反的，建议你将R改为电位器调试，在倍频之后测试，看最后的输出，这样可以把中间级对后级的影响考虑进来，方便调试。还有，你的输出电平的控制对杂散和噪声也会产生比较大的影响，尤其是杂散。我记得9852好像软硬件都可以对输出电平进行控制，要注意将它的输出电平调节到一个适当的大小，这样经过后面的放大和混频或倍频之后，它的相噪和