第4章 存储系统机制及存储器接口课件

1第四章存储系统机制

及存储器接口

存储系统机制及存储器接口存储器是嵌入式系统中的主要硬件部件，用于存储指令码及相关的数据。目前有许多嵌入式CPU芯片内部集成有一定容量的易失性及非易失性的存储器。但也有需要扩展外部存储器芯片的。总线

总线是把微处理器与存储器、I/O端口及设备相连接的信息通道，但总线并不仅仅指的是一束信号线，而应包含相应的通信协议和规则。在嵌入式系统中，按照使用场合的不同，我们可以把总线分成：（1）片上总线（2）板级总线（3）系统级总线AMBA总线片上总线即是微处理器芯片内部的总线，典型的如ARM公司提出的AMBA总线。AMBA总线AMBA是AdvancedMicrocontrollerBusArchitecture的缩写，是一种开放的，用于高性能嵌入式系统中的总线规范。AMBA总线规范2.0版本中包含了4个部分:AHB、ASB、APB和TestMethodology。其中：①AHB是AdvancedHighPerformaceBus的缩写，用于芯片内高性能系统模块连接的总线，支持突发模式数据传输和事务处理。②ASB是AdvancedSystemBus的缩写，也是用于芯片内高性能系统模块的连接，支持突发模式数据传输。这是早期的系统总线格式，现在由AHB取代。③APB是AdvancedPeriPheralBus的缩写，是用于芯片内较低性能的I/O部件或模块的连接，一般是作为ARM系列微处理器芯片中二级总线用。④TestMethodology是AMBA总线规范中所制定的测试方法。板级总线板级总线是指板卡中芯片与芯片之间、或者板卡与板卡之间的连接总线。典型的如PC-104总线、PCI总线等。但是，嵌入式系统由于受到应用条件的约束，特别是体积方面的约束，因此，在构建板级目标系统时，往往并未采用标准化的总线，而是直接完成芯片与芯片引脚间的连接。嵌入式系统的板级目标系统硬件平台设计时，主要完成的任务是把微处理器芯片与其它芯片进行有机的连接。S3C2410及片上总线

S3C2410是韩国三星公司推出的16/32位RISC微控制器，其CPU采用的是ARM920T内核，加上丰富的片内外设，为手持设备和其它应用，提供了低价格、低功耗、高性能微控制器的解决方案。

一、主要特性具有16KB指令Cache、16KB数据Cache和存储器管理单元MMU。外部存储器控制器，可扩展8组，每组128MB，总容量达1GB；支持从Nandflash存储器启动。55个中断源，可以设定1个为快速中断，有24个外部中断，并且触发方式可以设定。4通道的DMA，并且有外部请求引脚。3个通道的UART，带有16字节的TX/RXFIFO，支持IrDA1.0功能。具有2通道的SPI、1个通道的IIC串行总线接口和1个通道的IIS音频总线接口。有2个USB主机总线的端口，1个USB设备总线的端口。有4个具有PWM功能的16位定时器和1个16位内部定时器。8通道的10位A/D转换器，最高速率可达500kB/s；提供有触摸屏接口。具有117个通用I/O口和24通道的外部中断源。兼容MMC的SD卡接口。具有电源管理功能，可以使系统以普通方式、慢速方式、空闲方式和掉电方式工作。看门狗定时器。具有日历功能的RTC。有LCD控制器，支持4K色的STN和256K色的TFT，配置有DMA通道。具有PLL功能的时钟发生器，时钟频率高达203MHz。双电源系统：1.8/2.0V内核供电，3.3V存储器和I/O供电。二、系统结构 主要由两大部分构成：

ARM920T内核 片内外设。

1、ARM920T内核 由三部分：ARM9内核ARM9TDMI、32KB的Cache、MMU。

2、片内外设

分为高速外设和低速外设，分别用AHB总线和APB总线。S3C2440片上总线—引脚封装与引脚信号：S3C微控制器是289-FBGA封装其信号可以分成：addr0addr26、Data0data31、GPA0GPA22GPB10、GPC15、GPD15、GPE15、GPF7、GPG15、GPH10、EINT23、nGCS0—nGCS7、AIN7、IIC、SPI、OM0OM3等，大部分都是复用的（3）控制类信号引脚

又可以分成几个子类：

1、总线控制信号

·OM1、OM0：这2根信号线是S3C2440的模式选择信号引脚，用来确定芯片的模式以及数据线的宽度。OM[1:0所决定的启动方式OM[1：0]=00时，处理器从NANDFlash启动OM[1：0]=01时，处理器从16位宽度的ROM启动OM[1：0]=10时，处理器从32位宽度的ROM启动。OM[1：0]=11时，处理器从TestMode启动。（3）控制类信号引脚

又可以分成几个子类：

1、总线控制信号·nWE（输出引脚）：写使能信号，用来指示当前总线周期为写周期。

·nOE：读使能信号引脚，用来指示当前总线周期为读周期。

·nWAIT（输入引脚）：等待信号引脚，用来请求延长当前周期。

·nXBREQ（输入引脚）：总线请求。

·nXBACK（输出引脚）：总线应答。

2、NANDFlash控制信号

3、SDRAM控制信号（4）I/O部件接口引脚

这类功能的引脚有许多，主要是完成相应的接口部件功能，例如：UART的串口通信引脚、LCD显示器接口引脚、摄像头接口引脚等。（5）其它功能类引脚

其它功能类引脚主要包括：JTAG调试接口引脚、复位引脚、时钟电路引脚、以及电源引脚等。

JTAG概述

JTAG是JointTestActionGroup（联合测试行动组）的简称。IEEE1149.1标准是由JTAG这个组织最初提出来的，最终由IEEE批准并标准化的，所以，IEEE1149.1标准也俗称JTAG标准。

JTAG标准主要用于芯片内部测试及对系统进行仿真、调试。在芯片内部封装专门的电路测试访问接口（TAP），通过专用的JTAG测试工具对内部节点进行测试。目前，大多数复杂的器件都支持JTAG协议，如ARM、DSP、FPGA等。JTAG接口的IC内部结构ARM处理器的实时JTAG仿真器与开发板的连线图1）14针JTAG接口定义引

脚名

称描

述1、13VCC接电源3nTRST测试系统复位信号5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11TDO测试数据串行输出12NC未连接其他GND接地接口电路设计2）20针JTAG接口定义引

脚名

称描

述1VTref目标板参考电压，接电源2VCC接电源3nTRST测试系统复位信号5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11RTCK测试时钟返回信号13TDO测试数据串行输出15nRESET目标系统复位信号17、19NC未连接其他GND接地S3C2440的时钟控制逻辑能够产生系统所需要的时钟，包括CPU的FCLK，AHB总线接口的HCLK，和APB总线接口的PCLK。

S3C2440A有两个PLL（MPLL和UPLL）

，一个MPLL用于FCLK,HCLK,PCLK，另一个UPLL用于USB模块（48MHZ）。

FCLK用于ARM920T；

HCLK用于AHB总线（包括ARM920T，存储控制器，中断控制器，LCD控制器，DMA和USB主机）；

PCLK用于APB总线（包括外设如WDT,IIS,I2C,PWM,PWM，TIMER,MMC,ADC,UART,GPIO,RTC,SPI）。主时钟源由一个外部晶振或者外部时钟产生。时钟源选择

下表描述了模式控制引脚(OM3和OM2)和选择时钟源之间的对应关系。OM[3:2]=00时，MPLL和UPLL的时钟均选择外部振荡器；S3C2440S3C2440OM3OM2OM[3:2]=11时，MPLL和UPLL的时钟均选择外部时钟源。VDDOM3OM2S3C2440S3C2440外部振荡器晶振电路设计外部振荡器电路有12MHz晶振和2个15pF的微调电容组成，12MHz的时钟信号经过片内的PLL倍频可以达到203MHz。系统所需要的RTC时钟采用相同的方式。

复位电路可以使用简单的阻容复位（RC)，这个电路成本低廉，但不能保证任何情况产生稳定可靠的复位信号，所以一般场合需要使用专门的复位芯片。阻容复位电路S3C2410nRESETVDD10k10uF复位电路其它板级总线标准（1）PC-104总线

PC-104总线是专门为控制领域的应用而定义的嵌入式系统总线，它支持采用堆栈结构的总线形式，通过PC-104总线，可以把各板卡叠加在一起，从而构建小型的、高可靠性的嵌入式系统。（2）STD总线

STD总线也是在工业控制领域被使用的一种嵌入式系统板级总线（3）PCI总线

PCI总线是PC机中被广泛使用的板级总线标准。在有些嵌入式系统中，也会采用PCI总线作为其板级总线。存储系统及管理

一、存储系统的组织结构在复杂的嵌入式系统中，存储系统的组织结构按作用可以划分为4级：寄存器、cache（缓存区）、主存储器和辅助存储器。如下图所示。注：对于简单的嵌入式系统来说，没有必要把存储器系统设计成4级，最简单的嵌入式系统只需要寄存器和主存储器即可。存储系统寄存器是包含在微处理器核内部的，是微处理器核的重要组成部分，它用来作指令执行时的数据存放单元。Cache是高速缓存，通常又分成数据缓存和指令缓存2种。主存储器是程序执行代码及数据的存放区，通常存放指令代码的存储器是非易失性的存储器。辅助存储器通常用来存储大容量数据，或者作为程序代码的备份存储空间，由NANDFlash类型的非易失性存储器芯片来承担。三、存储管理单元在复杂的嵌入式系统设计时，越来越多的会选用带有存储管理单元（MMU）的微处理器芯片。MMU完成的主要功能有：（1）将主存地址从虚拟存储空间映射到物理存储空间。（2）存储器访问权限控制。（3）设置虚拟存储空间的缓冲特性等。用于存储管理的系统控制协处理寄存器CP15在基于ARM的嵌入式系统中，存储系统通常使用CP15来完成存储器的大部分管理工作；除了CP15之外，在具体的存储机制中可能还会用到其他技术如：页表技术等。CP15可以保护16个32位的寄存器，编号0－15。实际上对于某些编号的寄存器可能对应有多个物理寄存器，在指令中指定特定的标志位来区分相应的寄存器。MCR：写协处理器指令，将ARM中的Rn寄存器的值写入协处理器的Cn中。MRC：读协处理器指令，将协处理器的Cn寄存器的值读入ARM的Rn中。MCR写CP15指令语法

MCR{cond}p15,<op1>,<Rd>,<CRn>,<CRm>{,<op2>}

OP1为协处理器将执行的操作的代码。对于CP15来说，该值必须为0；Rd为源寄存器，其值将被传送到协处理器中；该寄存器不能为PC；CRn是协处理器的目标寄存器，可以是C0-15；CRm是附加的目标寄存器或源操作数寄存器，用于区分同一编号的不同物理寄存器，当指令中不需要附加信息时要将C0指定为CRm；OP2也提供附加信息，用于区分同一编号的不同物理寄存器，当指令中不需要附加信息时，可以省略或者将其置0。MCR写CP15MCR P15,0,R4,C1,C0,0上述指令从ARM寄存器R4中将数据传送到协处理器CP15的寄存器C1中。其中R4为ARM寄存器，存放源操作数；C1和C0为协处理器寄存器，为目标寄存器；操作码1为0，操作码附加信息也为0。MRC读CP15指令语法

MRC{cond}p15,<op1>,<Rd>,<CRn>,<CRm>{,<op2>}

OP1为协处理器将执行的操作的代码。对于CP15来说，该值必须为0；Rd为目标寄存器，指令处理的结果将存放在该寄存器中；CRn是协处理器寄存器，存放第一个源操作数；CRm是附加的源操作数寄存器，用于区分同一编号的不同物理寄存器，当指令中不需要附加信息时要将C0指定为CRm；OP2也提供附加信息，用于区分同一编号的不同物理寄存器，当指令中不需要附加信息时，可以省略或者将其置0。CP15寄存器列表编号基本作用在MMU中的作用在PU中的作用0ID编码（只读）ID编码和Cache类型1控制位（可读可写）各种控制位2存储保护和控制地址转换表基地址Cachability控制位3存储保护和控制域(domain)访问控制位Bufferability控制位4存储保护和控制保留保留5存储保护和控制内存失效状态访问权限控制位6存储保护和控制内存失效地址保护区域控制7高速缓存和写缓存高速缓存和写缓存控制8存储保护和控制TLB控制保留9高速缓存和写缓存高速缓存锁定10存储保护和控制TLB锁定保留11保留12保留13进程标示符进程标示符14保留15因不同设计而异因不同设计而异因不同设计而异CP15寄中的寄存器C0存放ARM相关的一些标识符，C0只读，当MRC指令中制定不同的opcode2时，获取到的是不同的标识符：opcode2编码 对应的标识符寄存器

0 主标识符寄存器

1 Cache类型标识符寄存器其他 保留示例：MRCP15,0,R0,C0,C0,0;将该ARM芯片的标示符读取到ARM寄存器R0中。示例：MRCP15,0,R0,C0,C0,1;将该ARM芯片的cache类型读取到ARM寄存器R0中。CP15中的寄存器C1控制寄存器，包括以下控制功能：禁止/使能MMU以及其他的与存储系统相关的功能。配置存储系统及ARM处理器中相关部分的工作方式。使用MCR或MRC时，CRm和opcode2都为0。

MCRp15，0，R0，C1，0，0MRCp15，0，R3，C1，0，031161514131211109876543210SBZP/UNPL4RRVIZFRSBLDPWCAMM(bit[0]):使能MMU,0=禁止MMU,1=允许MMUA(bit[1]):使能地址对齐检查,0=禁止,1=允许寄存器C1的MMU控制位:CP15中的寄存器C1C(bit[2]):当数据和指令cache分开时，使能数据cache，否则使能整个cache。0=禁止,1=使能。W(bit[3]):使能写入缓冲,0=禁止,1=使能。P(bit[4]):兼容26位地址,控制PROG32控制信号。0=异常中断处理程序进入32位地址模式,1=进入26位模式。D(bit[5]):兼容26位地址,控制DATA32控制信号。0=禁止26位地址异常检查,1=使能。L(bit[6]):ARMv3及以前版本,0=早期中止模型,1=后期B(bit[7]):内存模式,0=little-endian,1=big-endian。S(bit[8]):在基于MMU的存储系统中，用作系统保护。R(bit[9]):在基于MMU的存储系统中，用作ROM保护。CP15中的寄存器C1F(bit[10]):由生产商定义。Z(bit[11]):使能跳转预测,0=禁止,1=使能。I(bit[12]):当数据和指令cache分开时，使能指令cache。0=禁止,1=使能。V(bit[13]):控制中断向量表的位置。0=0x00-0x1c,1=0xFFFF0000-0xFFFF001c。RR(bit[14]):选择cache的淘汰算法,0=常规淘汰算法,1=预测性淘汰算法。L4(bit[15]):对于ARMv5及以上版本，兼容以前版本功能，0=保持当前功能,1=兼容以前版本。存储管理单元MMU概述MMU主要完成以下工作：实现虚拟地址空间到物理存储空间的映射；存储器访问权限的控制；设置虚拟存储空间的缓冲特性。页表(translatetable)是实现上述功能的一个重要手段，它实际上是位于内存中的一个对照表。ARM系统中CP15的C2寄存器用来保存页表的基地址。存储管理单元MMU概述地址变换条目：页表的每一行对应与虚拟地址空间的一个页，该行同时保含了该虚拟内存页对应的物理内存页的地址、该页的访问权限以及缓冲特性等。我们将页表中的一行称为地址变换条目。页表存放在内存中，系统通常有一个寄存器来保存页表的基地址。ARM系统中使用的就是CP15的寄存器C2。快表：从虚拟地址到物理地址的转换实际上就是查询页表的过程。由于程序在执行过程中具有局部性，即在一段时间内只是局限在少数几个单元，为了加快页表的查询速度，在系统中通常使用一个容量更小、速度更快的存储器件来保存当前需要访问的地址变换条目，这个容量小的页表又称作快表（TLB）。存储管理单元MMU概述快表的使用：更新：当CPU需要访问内存时，首先在TLB中查找需要的地址变换条目。若不存在则在内存页表中查询，并把查询的结果添加到TLB中。清除：当内存中页表的内容改变或者使用新的页表时，TLB中的内容需要清空。CP15的寄存器C8用于完成该功能。锁定：可以将一个地址变换条目锁定在TLB中，以加快访问速度，CP15的寄存器10用于完成该功能。与MMU操作相关的寄存器1控制位（可读可写）各种控制位2存储保护和控制地址转换表基地址Cachability控制位3存储保护和控制域(domain)访问控制位Bufferability控制位4存储保护和控制保留保留5存储保护和控制内存失效状态访问权限控制位6存储保护和控制内存失效地址保护区域控制8存储保护和控制TLB控制保留10存储保护和控制TLB锁定保留MMU中地址变换过程虚拟存储空间到物理存储空间的映射是以内存块为单位进行的。根据存储块大小，可以支持多种地址变换。ARM支持的存储块的大小有以下几种：段（section）：由1MB的存储器块构成（20位）大页（largepage）：由64KB的存储器块构成（16位）小页（smallpage）：由4KB的存储器块构成（12位）微页（tinypage）：由1KB的存储器块构成（10位）通过采用另外的访问控制机制，还可将大页分为16KB的子页；将小页分为1KB的子页；极小页不能再分。MMU中地址变换过程在MMU中采用两级页表实现上述地址映射：一级页表中包含有以段为单位的地址变换条目以及只想二级页表的指针。一级页表实现的地址映射粒度较大；二级页表中包含以大页和小页为单位的地址变换条目。其中一种类型的二级表还包含有极小页为单位的地址变换条目。基于一级页表的地址变换一级页表描述符可能的格式：基于段地址的映射示意图粗页表中大页的寻址过程粗页表中小页的寻址过程细页表中微页的寻址过程53APSR特权模式用户模式0b0000不能访问不能访问

0b0010只读不能访问

0b0001只读只读

0b0011不可预测不可预测

0b01XX读/写不能访问

0b10XX读/写只读

0b11XX读/写读/写

MMU中的存储访问权限控制存储器接口设计方法在构建嵌入式系统的目标硬件平台时，有些微处理器芯片内部没有集成存储器或者集成的存储器容量不足，那么，就需要外接存储器芯片来构建所需容量的存储空间。下面讨论需要在微处理器芯片外部设计主存储器接口电路的问题，并讨论辅助存储器的接口电路设计问题。一、存储器芯片分类存储器根据其存取方式分成两大类：随机存储器（RAM）类和只读存储器（ROM）类。（1）随机存储器（具有易失性的特点）随机存储器又分为两大类：*静态随机存储器（SRAM）*动态随机存储器（DRAMSRAM（静态随机存储器）通俗的说，是在上电的情况下，其存储内容不会丢失的存储器。它们通常是以双稳态触发器为基础，数据一经写入，只要不掉电，数据就一直保存着。SRAM芯片内部的存储容量一般不大，通常约在几K~几百K范围内。典型的如：HM62256芯片，其容量为32KB。HM62256芯片引脚：地址线15根，数据线8根，控制信号线3根（读、写、片选），电源线及地线2根。流行的DRAM类别：SDRAM(SynchronousDynamicRandomAccessMemory的缩写,即同步动态随机存储器)。动态存储器中信息是存放在电容上的，需要定时刷新，需要有行选通RAS、列选通信号CAS，且地址信号线是复用的。SDRAM在内部结构及使用上与标准DRAM有很大不同。引起不同的基本出发点就是希望SDRAM的速度更快一些，满足微处理器对主存速度的要求。SDRAM的容量经常用XX存储单元×X体×每个存储单元的位数来表示。如：HY57V561620是一款SDRAM芯片。其容量为：4M×4Bank×16b（即32MB）。其典型的引脚图如：其中：A0~A12是地址线，行地址和列地址复用A0~A8。行地址为RA0~RA12，列地址为CA0~CA8。DQ0~DQ15是数据线。BA0、BA1是块（Bank）选择线。nRAS：行地址选通信号线。nCAS：列地址选通信号线。nCS：片选信号引线。（2）只读存储器（具有非易失性的特点）只读存储器（ROM）是指那种其内部存储单元中的数据不会随失电而丢失的存储器。在嵌入式系统中，只读存储器中通常存储程序代码和常数。只读存储器通常又分成EPROM、EEPROM和闪存（Flash）。Flash又有NORFlash和NANDFlash两大类。EPROM类型的芯片目前基本处于淘汰地位，只有在一些低端嵌入式系统还在使用。Flash是目前嵌入式系统中使用的主流非易失性存储器。几种ROM型芯片外形图。EPROM型芯片外形图EEPROM型芯片外形图S3C2410的存储器配置S3C2440的存储器系统—可通过软件选择大小端—地址空间:每个Bank128Mbytes(总共1GB)—除bank0(16/32-bit)外，所有的Bank都可以通过编程选择总线宽度=(8/16/32-bit)—共8个banks6个Bank用于控制ROM,SRAM,etc.剩余的两个Bank用于控制ROM,SRAM,SDRAM,etc.—7个Bank固定起始地址；—最后一个Bank可调整起始地址；—最后两个Bank大小可编程—所有Bank存储周期可编程控制；Bank6/Bank7地址分布Bank6和Bank7上的存储器大小必须相同S3C2410的存储器配置二、存储器接口设计方法（1）SROM型存储器接口设计方法SROM型存储器，是SRAM型存储器、EPROM型存储器、NORFlash型存储器的统称。上述3类存储器芯片与微处理器之间的接口电路设计方法是相似的。SROM型存储器接口的信号线一般有：（1）片选信号线CE。（2）读/写控制信号线。（3）若干根地址线。（4）若干根数据线。接口电路原理框图如右图所示。

与1片16位16M的SDRAM的连接方法与2片16位16M的SDRAM的连接方法HY57V561620的结构

HY57V561620存储容量为4M×4bank×16位（32M字节），工作电压为3.3V，常见封装为54脚TSOP，支持自动刷新（Auto-Refresh）和自刷新（Self-Refresh），16位数据宽度68

10.2.2HY57V561620的结构

引脚 名称CLK

时钟CKE

时钟使能/CS

片选BA0,BA1

组地址选择A12～A0

地址总线/RAS

行地址锁/CAS

存列地址锁/WE

存写使能LDQM，UDQM数据I/O屏蔽DQ15～DQ0

数据总线VDD/VSS

电源/地VDDQ/VSSQ电源/地NC

未连接69

二、存储器的控制寄存器 内存控制器为访问外部存储空间提供存储器控制信号，S3C2440存储器控制器共有13个寄存器。寄存器地址功能操作复位值BWSCON0x48000000总线宽度和等待控制读/写0x0BANKCON00x48000004BANK0控制读/写0x0700BANKCON10x48000008BANK1控制读/写0x0700BANKCON20x4800000CBANK2控制读/写0x0700BANKCON30x48000010BANK3控制读/写0x0700BANKCON40x48000014BANK4控制读/写0x0700BANKCON50x48000018BANK5控制读/写0x0700BANKCON60x4800001CBANK6控制读/写0x18008BANKCON70x48000020BANK7控制读/写0x18008REFRESH0x48000024SDRAM刷新控制读/写0xAC0000BANKSIZE0x48000028可变的组大小设置读/写0x0MRSRB60x4800002CBANK6模式设置读/写xxxMRSRB70x48000030BANK7模式设置读/写xxx第9次到此此

1、总线宽度和等待控制寄存器31302928272625242322212019181716ST7WS7DW7ST6WS6DW6ST5WS5DW5ST4WS4DW41514131211109876543210ST3WS3DW3ST2WS2DW2ST1WS1DW1XDW0XSTn：控制存储器组n的UB/LB引脚输出信号。

1：使UB/LB与nBE[3：0]相连；

0：使UB/LB与nWBE[3：0]相连WSn：使用/禁用存储器组n的WAIT状态

1：使能WAIT；0：禁止WAITDWn：控制存储器组n的数据线宽

00：8位；01：16位；10：32位；11：保留Tacs：设置nGCSn有效前地址的建立时间

00：0个；01：1个；10：2个；11：4个时钟周期Tcos：设置nOE有效前片选信号的建立时间

00：0个；01：1个；10：2个；11：4个时钟周期Tacc：访问周期

000：1个；001：2个；010：3个；011：4个时钟

100：6个：101：8个；110：10个；111：14个1514131211109876543210TacsTcosTaccTcohTcahTacpPMC2、BANKn存储器组控制寄存器（n=0--5）31302928272625242322212019181716Tcoh：nOE无效后片选信号的保持时间

00：0个；01：1个；10：2个；11：4个时钟Tcah：nGCSn无效后地址信号的保持时间

00：0个；01：1个；10：2个；11：4个时钟Tacp：页模式的访问周期

00：2个；01：3个；10：4个；11：6个时钟PMC：页模式的配置，每次读写的数据数

00：1个；01：4个；10：8个；11：16个 注：00为通常模式。

注：紫色为实验箱上的配置，其值为0x0700MT：设置存储器类型

00：ROM或者SRAM，[3：0]为Tacp和PMC；

11：SDRAM，[3：0]为Trcd和SCAN；

01、10：保留Trcd：由行地址信号切换到列地址信号的延时时钟数

00：2个时钟；01：3个时钟；10：4个时钟

SCAN：列地址位数

00：8位； 01：9位； 10：10位

14131211109876543210TacsTcosTaccTcohTcahTacp/TrcdPMC/SCAN

3、BANK6/7存储器组6/7控制寄存器31……171615保留MTREFEN：刷新控制。 1：使能刷新；0：禁止刷新TREFMD：刷新方式。 1：自刷新 0：自动刷新Trp：设置SDRAM行刷新时间（时钟数）

00：2个时钟；01：3个；10：3个；11：4个时钟Tsrc：设置SDRAM行操作时间（时钟数）

00：4个时钟；01：5个；10：6个；11：7个时钟 注：SDRAM的行周期=Trp+Tsrc。Refresh_count：刷新计数值1514131211109876543210保留Refresh_count4、REFRESH刷新控制寄存器31……242322212019181716保留REFENTREFMDTrpTsrc保留Refresh_count：刷新计数器值 计算公式：刷新周期=（211-Refresh_count+1）/HCLK例子：设刷新周期=15.6µs，HCLK=60MHz则 刷新计数器值=211+1-60×15.6=1113 1113=0x459=0b10001011001 高24位未用。BURST_EN：ARM突发操作控制

0：禁止突发操作；1：可突发操作SCKE_EN：SCKE使能控制SDRAM省电模式

0：关闭省电模式；1：使能省电模式SCLK_EN：SCLK省电控制，使其只在SDRAM访问周期内使能SCLK 0：SCLK一直有效；1：SCLK只在访问期间有效BK76MAP：控制BANK6/7的大小及映射76543210BURST_ENXSCKE_ENSCLK_ENXBK76MAP5、BANKSIZEBANK6/7组大小控制寄存器BK76MAP：控制BANK6/7的大小及映射

100：2MB； 101：4MB；

110：8MB 111：16MB；

000：32MB； 001：64MB 010：128MBWBL：突发写的长度。0：固定长度；1：保留TM：测试模式。 00：模式寄存器集；其它保留CL：列地址反应时间

000：1个时钟；010：2个时钟；

011：3个时钟；其它保留BT：猝发类型

0：连续； 1：保留BL：猝发时间

000：1个时钟；其它保留

6、MRSRB6/7BANK6/7模式设置寄存器1514131211109876543210WBLTMCLBTBLBANK控制寄存器设置

S3C2440A有8个BANKCONn寄存器，分别对应着Bank0～Bank7。Bank6～Bank7可以作为SDRAM等类型存储器的映射空间BANKCONn寄存器在Bank6和Bank7上的位定义BANKCONn寄存器在MT=11时的相关位定义

Trcd是从行使能到列使能的延迟，根据S3C2440A的HCLK频率（100M）及HY57V561620特性，此项取01。SCAN为列地址线数量，此项根据HY57V561620特性取01。803．REFRESH是DRAM/SDRAM刷新控制器

81寄存器设置

4、BANKSIZE寄存器82NandFlash及其控制器主要内容1、NandFlash控制器概述2、控制器主要特性3、控制器的寄存器4、控制器的工作原理NandFlash及其控制器

Norflash存储器：读速度高，而擦、写速度低，容量小，价格高。

Nandflash存储器：读速度不如Norflash，而擦、写速度高，容量大，价格低。有取代磁盘的趋势。 因此，现在不少用户从Nandflash启动和引导系统，而在SDRAM上执行主程序代码。一、NandFlash控制器概述

S3C2410X微控制器从Nandflash的引导功能：其内部有一个叫做“起步石（Steppingstone）”的SRAM缓冲器，系统启动时，Nandflash存储器的前面4KByte字节将被自动载入到起步石中，然后系统自动执行这些载入的引导代码。引导代码执行完毕后，自动跳转到SDRAM执行。

Nandflash操作的校验功能：使用S3C2410X内部硬件ECC功能可以对Nandflash的数据进行有效性的检测。

二、NandFlash控制器主要特性

NandFlash模式：支持读/擦/编程Nandflash存储器。 自动导入模式：复位后，引导代码被送入Steppingstone，传送后，引导代码在Steppingstone中执行。 具有硬件ECC（纠错码）功能：硬件产生纠错代码。 内部4KB的SRAM缓冲器Steppingstone，在Nandflash引导后可以作为其他用途使用。NandFlash控制器功能框图主要由6部分组成引脚信号：CLE：命令锁存R/nB：就绪/忙三、NandFlash控制器的寄存器寄存器地址功能操作复位值NFCON0x4E000000NandFlash配置读/写-NFCMD0x4E000004NandFlash命令读/写-NFADDR0x4E000008NandFlash地址读/写-NFDATA0x4E00000CNandFlash数据读/写-NFSTAT0x4E000010NandFlash状态读/写-NFECC0x4E000014NandFlash纠错读/写-NFEN：NF控制器使能控制

0：禁止使用； 1：允许使用IECC：初始化ECC编码/解码器控制位

0：不初始化ECC； 1：初始化ECCNFCE：NF片选信号nFCE控制位持续时间设置

0：nFCE为低有效； 0：nFCE为高无效TACLE：CLE/ALE持续时间设置值（07） 持续时间＝

HCLK*(TACLS+1)