CPLDFPGA可编程逻辑器件 VHDL语言基础

VHDL语言基础桂林师范高等专科学校羊日飞什么是VHDL语言？VHDL语言的由来VeryhighspeedintegratedCircuitHardwareDescriptionLanguage(VHDL)超高速集成电路硬件描述语言是工业界标准的一种硬件描述语言IEEEStd1076-1987(称为VHDL1987)IEEEStd1076-1993(称为VHDL1993)什么是硬件描述语言？用来描述硬件的语言，或者说是用来描述数字电路/系统的语言数字电路/系统如何表示（描述）？举例数字电路/系统如何表示（描述）？三个方面：行为特性（Behavioral）；结构特性（Structural）；物理特性（Physical）；数字电路/系统如何表示（描述）？举例：74HC1544-16译码器VHDL语言的特点特点描述电路的行为和结构依靠EDA工具综合出具体的电路工艺无关性、可移植性、易于维护与VerilogHDL比较学会其中的一种，另一种也学会了90％VHDL比VerilogHDL更规范，适合于入门VerilogHDL比VHDL更灵活，或者更接近于C语言的语法，所以实际设计中用得较多。与C语言比较VHDL语言是硬件描述语言；C语言是过程化的程序设计语言。C语言是各种指令的集合；VHDL是各种描述语句的集合VHDL语言应用于CPLD/FPGA设计、C语言用于嵌入式处理器编程语法上有相似的地方VHDL程序结构库引用实体结构体VHDL程序结构示例Libraryieee;Useieee.std_logic_1164.all;-----------------------------------entityxor_gateisport(a,b:INbit;c:OUTbit);endxor_gate;

-----------------------------------architecturedata_flow1ofxor_gateisbeginc<=(aand(notb))or((nota)andb);enddata_flow1;--库引用--实体--构造体库引用出现在VHDL代码最开始的部分类似于C语言中的.h头文件引用一个库是一些常用VHDL代码的集合。library

ieee;--声明所选择的库名称use

ieee.std_logic_1164.all; --声明所选择的程序包名称关键字VHDL语言不区分大小写库名库名程序包名程序包的组成部分注释语句实体实体描述的可以是一个完整的电路、电路的某个组成模块。实体描述电路的外部特性：端口说明语法格式

entity

实体名称

is

port( 端口名：信号模式信号类型； …

);

end

实体名称；实体定义中的端口说明端口名：是赋于每个外部引脚的名称。信号模式：用来说明数据、信号通过该端口的方向。有四种：（1）IN（输入）（2）OUT（输出）（3）INOUT（双向）（4）BUFFER（缓冲）IN（输入）信号从外部经该端口输入至实体；单向端口；entityOUT（输出）从实体输出至外部；单向端口；entity实体定义中的端口说明信号类型bit、std_logic、integer、bit_vector、std_logic_vectorstd_logic：标准逻辑位，该信号类型有8种取值：‘X’--强未知‘0’

--强0‘1’

--强1‘Z’--高阻态‘W’--弱未知‘L’--弱0‘H’--弱1‘_’--无关实体定义举例12输入“与非”门Entitynand2is port(A,B:instd_logic; Y:outstd_logic);Endnand2;指出哪些是关键字、实体名称、有几个端口、端口名称等实体定义举例2反相器Entityinverteris port(A:instd_logic; Y:outstd_logic);Endinverter;指出哪些是关键字、实体名称、有几个端口、端口名称等结构体实体的结构体是对实体的具体描述。architecture结构体名of实体名is结构体说明部分begin结构体功能描述部分end结构体名；结构体的语法格式为：关键字VHDL语言不区分大小写核心内容难点结构体功能描述部分如何写？结构体功能描述部分是结构体中真正描述实体的部分在该部分中描述实体的方式共有两类：对实体的行为进行描述包括两种方法：（1）行为描述：顺序描述实体的行为。（2）数据流描述：以信号的方式描述电路内数据的流动。对实体的结构进行描述（3）结构描述：描述实体内的结构组织和元件互连关系。结构体举例12输入“与非”门architecturenand2_struofnand2isbegin Y<=AnandB;endnand2_stru;赋值操作符（体现信号的连接）逻辑操作符（与非操作）完整2输入与非门VHDL代码Libraryieee;Useieee.std_logic_1164.all;Entitynand2is port(A,B:instd_logic;Y:outstd_logic);Endnand2;Architecturenand2_struofnand2isbegin Y<=AnandB;Endnand2_stru;写完VHDL代码做什么？FPGA设计流程完成VHDL代码