河南理工大学微机原理与接口技术ppt

第4章第4章：半导体存储器及其接口教学重点芯片SRAM2114和EPROM2764

SRAM、EPROM与CPU的连接存储器是计算机硬件的重要组成部分，存储器使得计算机有了记忆功能，有了记忆功能计算机才有可能成为真正意义上的机器人，记忆和思维是产生智能的基础。衡量存储器的指标1、存储容量：是反映记忆容量的指标，存储容量大计算机系统能保存的信息就越大。2、存储器的存取速度：确定了计算机系统的运行速度，当然越快越好。3、存储器的价格：我们希望价格越低越好存储器分类1、按构成存储器的器件和存储介质分类：磁芯存储器、半导体存储器、光电存储器、磁带存储器、光盘存储器等。2、按存取方式分：随机存储器、只读存储器。随机存取存储器RAM（randomaccessmemory）,又称随机读/写存储器，能够通过指令随机地对各个单元进行读或写操作的一类存储器。只读存储器ROM（read-onlymemory）：在计算机运行过程中，只能对其进行读操作，而不能对其写操作的一类存储器。存储器与CPU的相对位置如图所示:分为主存储器（内存）、辅助存储器（外存）、缓冲存储器等，主存储器位于系统主机的内部，CPU对其中的存储单元可以直接读写，在这里我们只讨论内存的组成。辅助存储器位于系统主机的外部，CPU对其进行的存/取操作必须通过内存才能进行；缓冲存储器位于主存与CPU之间，其存取速度很快，但容量小，可用来解决存取速度与存储容量之间的矛盾，提高整个系统的运行速度。第4章：4.1半导体存储器概述除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器本章介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）第4章：4.1.1半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失详细分类，请看图示第4章：图4.1半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）详细展开，注意对比第4章：⑴读写存储器RAM第4章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除第4章：4.1.2半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作第4章：①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量 ＝存储单元数×存储单元的位数＝2M×N

M：芯片的地址线根数

N：芯片的数据线根数

示例第4章：MOS管型RAM存储体原理示意图示例5VQQD（位线）D（位线）T4T3T1T3T6T5T7T8y选择线x选择线(字线)数据0线数据1线译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码第4章：②地址译码电路单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构第4章：③片选和读写控制逻辑片选端CS或CE有效时，可以对该芯片进行读写操作输出OE控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线第4章：4.2.1静态RAMSRAM的基本存储单元是触发器电路每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址SRAM2114SRAM6264第4章：SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选/CS读写/WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4/WEA6A5A4A3A0A1A2/CSGND功能第4章：SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选/CS1、CS2读写/WE、/OE功能+5V/WECS2A8A9A11/OEA10/CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第4章：4.3.1EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息“1”编程就是将某些单元写入信息0EPROM2716EPROM2764第4章：EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程/CE/PGM读写/OE编程电压VPP功能VDDA8A9VPP/OEA10/CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第4章：EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选/CE编程/PGM读写/OE编程电压VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVcc/PGMNCA8A9A11/OEA10/CED7D6D5D4D312345678910111213142827262524232221201918171615第4章：4.4半导体存储器与CPU的连接这是本章的重点内容SRAM、EPROM与CPU的连接译码方法同样适合I/O端口第4章：4.4.1存储芯片与CPU的连接无论是哪一种存储器，从外部引脚看都可以划分为：1.存储芯片的数据总线2.存储芯片的地址总线3.存储芯片的片选端4.存储芯片的读写控制总线所谓与CPU的连接就是指如何联好这4类线，使每一个存储单元有一个唯一的地址。存储器接口设计要点从原理上讲，通常按以下思路考虑存储器接口电路设计1、存储器的数据总线同微处理器的数据总线相联，如果存储器的数据总线小于微处理器的数据总线宽度，则要考虑使用多片存储器芯片相并联连接方式。即：位扩充2、存储器的地址总线同微处理器的地址总线相联，实现片内寻址3、同名的控制总线一般情况下都互相并联连接4、地址总线上多余的高位地址线通常都要参与译码，可选用译码器进行译码，进行片选，对于用不着的地址线，通常接到地线上5、对于32位或64位宽的外部数据总线，不需要用户考虑这个接口(甚至包括对于16位宽的数据总线)第4章：1.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”演示对于16位的微处理器若芯片的数据不足16根：一次可从芯片中访问到16位数据利用多个芯片扩充数据位这个扩充方式也简称“位扩充”2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样,均并联起来。这些芯片应被看作是一个整体常被称为“芯片组”第4章：位扩充演示第4章：2.存储芯片地址线片选线的连接芯片本身的地址线通常应全部与相对应的8086/8088的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”，即芯片本身地址线编码对应芯片本身的存储单元用某种芯片构成存储器系统时，要知道所用地址线的总数目，通常系统地址线总数目减去所用芯片地址线的数目就是译码器输入端的最小线数，同时注意译码器还要控制线输入端，最明显的要连接CPU的M/IO端第4章：片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范围（16进制)A9~A0第4章：3.存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围这种扩充简称为“地址扩充”或“字扩充”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统（8086/8088）的高位地址线相联接来实现系统（8086/8088）的高位地址线通常经译码后与存储芯片的片选端相连，以实现对片的选择。演示第4章：⑴译码和译码器以及常见的译码芯片译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图74LS138的功能表译码器74LS139A,B译码地址输入端G1,G2选通端，低电平有效。Y0~Y3译码输出端，低电平有效123456789101112131415161G1A1B1Y01Y11Y21Y3GND2Y32Y22Y12Y02B2A2GVcc74LS139引脚图1Y01Y11Y21Y32Y02Y12Y22Y31G1A1B2G2A2B74LS139原理图74LS139的功能表输入输出GBAY0Y1Y2Y31××00000101001111110111101111011110第4章：地址扩充（字扩充）见教材P120，P122两例片选端D7～D0A11～A10A9～A0A9～A0D7～D0CE1K×8（1组)（1×2）A9～A0D7～D0CE译码器01001K×8（2组）（1×2）演示以2组4片2114连接图为例WEWEWR74ls139M/IOY0Y1A19A18A17A16A15A14～A0

全0～全1D7～D027256EPROMA14～A0CE第4章：片选端常有效(27256与8088/8086连接）令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”×表示任意（0或1均可）OERD第4章：地址重复地址重复：一个存储单元具有多个存储地址原因：有些高位地址线没有用、可任意使用地址：出现地址重复时，常选取其中既好用、又不冲突的、又连续的一个“可用地址区” 例如：00000H~07FFFH选取一个可用地址的原则：高位地址全为0高位地址译码才更好第4章：⑵全译码全译码：所有的系统地址线均参与对存储单元的译码寻址，包括片内译码：低位地址线对芯片内各存储单元的译码寻址片选译码：高位地址线对存储芯片的译码寻址全译码特点：每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多示例第4章：⑶部分译码部分译码：只有部分高位地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可以简化译码电路的设计系统的部分地址空间将被浪费，此时的实际效果等于没有这些没涉及的地址线适用于小存储容量的系统设计中。示例第4章：⑷线选译码线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复（一个存储单元对应多个存储地址）一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用示例第4章：片选端译码小结存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用第4章：4.存储芯片的读写控制ROM芯片的/OE：与系统的读命令线相连当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线RAM芯片的/WE：与系统的写命令线相连;RAM芯片被选中时具有读/写功能，允许读取数据也允许总线数据写入存储芯片,RAM芯片的/OE也要连接到系统的读命令线8088的M/IO一定和译码器配合起来使用第4章：4.4.2存储芯片与CPU的配合存储芯片与CPU总线的连接，还有两个很重要的问题：CPU的总线负载能力CPU能否带动总线上包括存储器在内的连接器件？存储芯片与CPU总线时序的配合CPU能否与存储器的存取速度相配合？第4章：1.总线驱动CPU的总线驱动能力有限单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动双向传送的数据总线，可以采用三态双向驱动器来加以驱动第4章：2.时序配合分析存储器的存取速度是否满足CPU总线时序的要求如果不能满足：考虑更换存储芯片总线周期中插入等待状态TW32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图SRAM2114的功能SRAM6264的功能EPROM2716的功能EPROM2764的功能门电路译码组成片选信号A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12~A0A19A18A17A16A15A14A13部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3线选译码示例A14A12～A0A13(1)2764(2)2764

CECE切记：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用第4章：4.5高速缓冲存储器Cache介绍Cache的作用：微处理器（CPU）的时钟即处理速度不断提高，主存储器的低速度制约了CPU处理速度的提高，采用高速度的存储器组成大容量主存储器与之匹配，成本会很高很不经济。成本较低的存储器适宜制作大容量的主存储器。但相对存取速度很低，为兼顾高速度与低成本的优势引入了如图所示的高速缓冲存储器，即Cache在高速CPU与相对低速主存储器之间插入Cache模块，微处理器近期频繁访问的指令代码与数据尽量多的保存在Cache存储器中。高速缓冲存储器在主贮存系统中的位置CPUCache地址与数据缓冲器主存储器系统总线地址总线数据总线第4章：4.5高速缓冲存储器CacheCPU访问存储器时受控制器的控制,仅当Cache中没有CPU当前所需的代码或数据时才去访问低速的主存储器。这样，微处理器大多数的存储器操作都是访问Cache，达到了既降低成本有提高系统速度的目的。CPU访问存储器时在地址上输出地址信息，由于Cache控制器定位在CPU与主存储器之间，它会判断该地址是否与Cache中存放数据的地址一致。若一致就称为Cache被命中（Hit），此时CPU高速的访问Cache。地址与数据缓冲器、系统和主存储器实际上都没介入其操作。第4章：高速缓冲存储器Cache否则CPU所需的目标数据不在Cache中，这种情况就称为Cache非命中（Miss）,此时CPU只能到低速的主存储器中获取所需的数据。系统约定在CPU与Cache之间以字节为基本单位进行数据传输，而Cache同主存储器之间以块为基本单位进行数据传输，块又称为一个Cache行，计32个字节。第4章：Cache的实施原理简介——直接映像关系

Cache的设计包括硬件与协议，是一项相当复杂的技术工作，常用的有直接映像、组相连映像与全相连映像三种结构，Cache的管理协议称MESI协议。直接映像(DirectMapped)是最简单的一种映像方法。为简便起见，仅假设一个只有8位地址线的CPU，它可以访问256个字节存储空间，而Cache容量则为64个字节,如图所示现用低6位地址访问Cache内部。而对主存储器来讲则被分成4页，因主存储器的0~63单元、64