版图设计简要

CMOS版图设计

倪婷CMOS版图设计简要：1.CMOS基本工艺流程2.CMOS版图设计注意3.关于SAB与HV（基于snake项目）1.CMOS基本工艺流程以基本的MOS反相器为例：1.CMOS基本工艺流程工艺的基本步骤：（简单说明）1.1阱的制作Si3N4薄膜不易被渗透，适合作为掩膜层。Si3N4下氧化层作用：减小氧化过程中Si衬底内的应力。1.1阱的制作1.2隔离区的制作在IC工艺中，有源区就是生长器件的区域，而场区就是隔离区。1.3栅极的制作1.4有源区的制作1.5接触孔的制作1.6连线与钝化的制作2.CMOS版图设计注意2.1版图设计总体方法版图布局首先考虑先按照信号通路从左向右，从下而上的原则分布；第二考虑模拟部分，容易受到干扰的部分在上、下两边，数字部分在中间；第三考虑同一功能块内器件集中布局，联系较多的功能块尽量靠近，以缩短连线，减少噪声干扰。根据布局的第二点考虑，我们将模拟部分和数字部分分开布局，从一定程度上减小了干扰，为了进一步减小干扰，版图设计中采取了以下措施：2.1.1．使用双电源供电，将模拟电源、地和数字电源、地完全分开。2.1.2．增加地与衬底的接触，在没有器件和走线的空白处多打衬底接触孔，并且与地线连接，并有利于收集衬底噪声电流，稳定衬底电位，减小干扰与被干扰。2.1.3．避免铝和多晶平行走线，对噪声敏感的线尽量布得短，减少与时钟信号或其它数字信号线的交叉，以减小杂散电容。2.CMOS版图设计注意2.1.4．MOS管的有源区面积适度，以减小寄生电容，提高工作速度。2.1.5．精确电阻，以减小衬底噪声对电容的影响，另外电容上尽量减少走线，电容的上下极板接触孔分部要均匀。多开接触孔以减小寄生电阻。2.1.6．为了防止CMOS电路发生闩锁，在NMOS管和PMOS管周围分别增加了保护环。2.1.7．除减小干扰外，提高关键部位器件的匹配度也是版图设计中一个重要的设计要求。电路中的大多数子电路，都采用了差分的完全对称的电路结构，当器件发生失配时，可能导致两边的增益不同，共模电压发生改变，影响电路的精度。2.CMOS版图设计注意2.2版图设计注意事项2.2.1．功率管版图设计功率输出级的晶体管及其驱动级驱动管的宽长比W/L都很大，这意味着非常长的栅连接，而多晶硅线又是高电阻，它降低了开关性能。解决办法：（1）并联许多小的晶体管，源漏区多加接触孔；（2）环形或螺旋形连接。2.CMOS版图设计注意宽长比较大的几种管子可以采用叉指结构如图1所示，也可以使用环形的设计方法如图2所示。在这两种方法里面，通过利用低电阻的金属线连接短的多晶硅部分来减少栅极电阻。以上的各种方法，与工艺支持有关。2.CMOS版图设计注意2.2.2.sealring在版图完成之后，在每个芯片四周环绕一圈sealring可以起到保护和隔离芯片的作用。这个sealring通过金属－连接孔－扩散的方式连接到衬底并且接VSS电位。对于芯片面积小于8000um×8000um的电路，在sealring与主芯片之间需要10um的间隔区域，而对于芯片面积大于8000um×8000um的电路，则需要15um的间隔区域。2.2.3.保护环为了减少闩锁发生，对mos管需要添加保护环，特别是I/O口的管子，最好是加双环。添加保护环需要注意以下几个问题。（1）对NMOS来说，加P型保护环；对于PMOS来说，加N型保护环。（2）N型保护环必须由N阱构造通过N+扩散同VDD相连；P型保护环则须由P阱和P+扩散同Vss相连。（3）相同类型和不同类型的保护环之间的最小间距需要参考相应的器件隔离规范。2.CMOS版图设计注意2.2.4．宽金属线开槽宽金属在芯片温度升高至金属显著膨胀时，由于大块金属的侧边惯性阻止了侧边膨胀，从而导致了金属中部发生膨胀。如果金属受到足够的应力反复膨胀，金属最终会破坏保护晶圆的绝缘层和钝化层。杂质和微尘将会进入芯片，与不同材料发生反应，从而导致芯片不能工作或工作不稳定。在金属中每间隔一定距离开槽后者开孔，可解决这个问题，如图3所示。宽金属开槽时需主要以下几点：（1）开槽的拐角处呈45°角，可减轻金属中大电流密度导致的压力；（2）把特别宽的金属分成几个宽度小于所允许的最大宽度的金属，即开槽；（3）开槽的放置应该总是与电流的方向一致：2.CMOS版图设计注意2.CMOS版图设计注意2.3版图验证版图验证工作的重要性是不言而喻的。版图验证的任务是检查版图中存在的错误，错误大致可分为三类：（1）违反几何设计规则，这是由于违反了集合图形本身及相互之间的正确关系而规定的生产工艺中可以接受的尺寸。对于不同的生产工艺，存在着不同的几何设计规则。我们用DRC(DesignRuleChecker设计规则检查)来验证。（2）违反电路连通。这是由于画版图时，使电路中存在如开路，短路，孤立节点等错误。这些错误将导致芯片的缺陷，甚至使芯片不能正常工作。我们用ERC（ElectronicRuleChecker电学规则检查）来检查错误。（3）电学性能上的错误。这是由于画出来的版图跟设计的电气原理图不一致（包括参数不一致）。我们用LVS(LayoutVersusSchematic)进行版图与线路图的同一性验证。3.关于SAB与HV3.1SAB：SAB区是防止salicide的层次。SILICIDE就是金属硅化物，是由金属和硅经过物理－化学反应形成的一种化合态，其导电特性介于金属和硅之间，是用来降低POLY上的连接电阻。而POLYCIDE和SALICIDE则是分别

指对着不同的形成SILICIDE的工艺流程，下面对这两个流程的区别简述如下：

3.关于SAB与HVPOLYCIDE：其一般制造过程是，栅氧化层完成以后，继续在其上面生长多晶硅，然后在POLY上继续生长金属硅化物（silicide），其一般为WSi2（硅化钨）和TiSi2（硅化钛）薄膜，然后再进行栅极刻蚀和有源区注入等其他工序，完成整个芯片制造。SALICIDE:它的生成比较复杂，先是完成栅刻蚀及源漏注入以后，以溅射的方式在POLY上淀积一层金属层（一般为Ti,Co或Ni），然后进行第一次快速升温煺火处理（RTA），使多晶硅表面和淀积的金属发生反应，形成金属硅化物。根据煺火温度设定，使得其他绝缘层上的淀积金属不能跟绝缘层反应产生不希望的硅化物，因此是一种自对准的过程。然后再用一种选择性强的湿法刻蚀清除不需要的金属淀积层，留下栅极及其他需要做硅化物的salicide。另外，还可以经过多次煺火形成更低阻值的硅化物连接。跟POLYCIDE不同的是，SALICIDE可以同时形成有源区S/D接触的硅化物，降低其接触孔的欧姆电阻，在深亚微米器件中，减少由于尺寸降低带来的相对接触电阻的提升。3.关于SAB与HV当然，在制作高值POLY电阻的时候，必须专门有一层来避免在POLY上形成SALICIDE，否则电阻值就会被降低，而SAB这层就是阻挡层，有SAB的地方就没有SALICIDE。

3.关于SAB与HV3.2HV：HV区就是制作高压mos厚栅氧的区域。工艺如下（以黑版为例）：3.关于SAB与HV先把TO打开，做厚栅氧，其中场氧厚度约为3000~4000A，厚栅氧的厚度大约在300A，然后在高压mos管的厚栅