《微计算机与单片机原理及应用》第5章 半导体存储器

第5章半导体存储器本章重点:存储器的分类存储器地址译码存储器与CPU的连接口存储器地址的分配和扩展本章难点:存储器地址分配及译码存储器地址的分配和扩展5．1半导体存储器的分类

5．1．1半导体存储器的分类半导体存储器的分类

5．1．2半导体存储器的性能指标

1．容量容量是指存储器芯片上能存储的二进制数的位数。如果一片芯片上有N个存储单元，每个单元可以表示M位二进制数，则该芯片的容量用N×M表示，也可以理解为这个存储器有容量为N的地址空间和M条数据线。在存储容量的表示方法中，常常用到B、KB、MB、GB、TB等，其关系为：1KB＝1024B，1MB＝1024KB，1GB＝1024MB，1TB＝1024GB。2．存取时间存取时间是指存数的写操作和取数的读操作所占用的时间，一般以ns为单位。这个参数越小，说明芯片存取时间越小，芯片性能也就越好。

3．功耗功耗指每个存储单元所耗的功率，单位为μw／单元，也有给出每块芯片总功耗的，单位为mW／芯片。

4．电源电源指芯片工作时所需要的电源种类。有的芯片只要单一＋5V电源，而有的要多种电源才能工作，例如±12V，±5V等。存取时间和功耗两项指标的乘积称为速度-功率乘积，是一项重要的综合指标。5．2随机存取存储器RAM5．2．1静态RAM（SRAM）六管NMOS静态存储单元

存储单元是存储器的核心部分，按工作方式不同可分为静态和动态两类，按所用元件类型又可分为双极型和MOS型两种，因此存储单元电路形式多种多样。六管NMOS静态存储单元由六只NMOS管（T1～T6）组成。T1与T2构成一个反相器，T3与T4构成另一个反相器，两个反相器的输入与输出交叉连接，构成基本触发器，作为数据存储单元。SRAM的芯片有不同的规格，常用的有2114（1K×4位）、4118（1K×8位）、6116（2K×8位）、6264（8K×8位）和62256（32K×8位）等。随着大规模集成电路的发展，SRAM的集成度也在提高，单片容量不断增大。静态RAM6116引脚排列图

5．2．2动态RAM（DRAM）

1．DRAM存储单元及其工作原理动态MOS存储单元存储信息的原理，是利用MOS管栅极电容具有暂时存储信息的作用。由于漏电流的存在，栅极电容上存储的电荷不可能长久保持不变，因此为了及时补充漏掉的电荷，避免存储信息丢失，需要定时地给栅极电容补充电荷，通常把这种操作称作刷新或再生。

动态RAM存储单元常用三管动态存储单元、四管动态存储单元或单管动态存储单元。

T1和T2交叉连接，信息（电荷）存储在C1、C2上。C1、C2上的电压控制T1、T2的导通或截止。四管动态MOS存储单元

2．DRAM414256芯片

DRAM集成度较高，对于同样的引脚数，其单片容量往往比SRAM大。因此，内部存储单元按矩阵形式排列成存储体，通常采用行、列、地址复合选择法寻址。现以DRAM芯片414256/41L4256（256X4）芯片为例进行介绍。动态414256的引脚图和内部结构图存储器阵列是512×512×4位=256K×4位，由于行、列地址译码输出选择线各有512根，则行、列地址译码器各有9位地址线作输入，两个行、列地址译码器分别对应一个行、列地址缓冲器，两个9位地址缓冲器的作用：一是它们分时寄存CPU送来的高低9位地址；二是具有驱动作用，以满足行、列地址译码器的需要。在DRAM控制器的作用下，DRAM控制器将CPU发出的访问DRAM的地址分时送给414256。3．DRAM的刷新DRAM是以MOS管栅极和衬底间的电容上的电荷来存储信息的。由于MOS管栅极上的电荷会因漏电而泄放，故存储单元中的信息只能保持若干毫秒。为此，要求在1～3ms中周期性地刷新存储单元，但DRAM本身不具刷新功能，必须附加刷新逻辑电路。刷新是指将存储单元的内容重新原样再复制一遍，而不是将所有单元都清零。414256的刷新周期是2ms，与其配套使用的外部刷新电路常用8203刷新控制器充当。8203是一个集刷新定时、刷新地址计数以及完成地址切换的多路转换器为一体的DRAM刷新控制器。4．增强型DRAM（EnhancedDRAM）增强型DRAM简称为EDRAM，它是在DRAM芯片上集成了一个小容量的SRAM作为内部高速缓冲存储器（Cache），从而使DRAM的存取速度大为提高。这种EDRAM的结构还有两个特点：由于使用了高速缓存技术，访问Cache命中率很高，在读SRAM期间可同时对DRAM阵列进行刷新；由于芯片内部四位二进制数的输出路径与输入路径是分开的，所以在写操作完成的同时允许启动同一行的读操作。5．3只读存储器ROM只读存储器因工作时其内容只能读出而得名，常用于存储数字系统及计算机中不需改写的数据，例如数据转换表及计算机操作系统程序等。ROM（Read-OnlyMemory）存储的数据不会因断电而消失，即具有非易失性。ROM芯片与RAM芯片的内部结构类似，主要由地址寄存器、地址译码器、存储单元矩阵、输出缓冲器及芯片选择逻辑等部件组成。按存储单元的结构和生产工艺的不同，可构成下面几种ROM存储器。5．3．1固定掩膜ROM固定掩膜ROM的每个存储单元由单管构成，因此集成度较高。存储单元的编程是在生产过程中，由生产厂家用一掩膜确定是否将单管电极金属化接入电路，未金属化的位存“1”，否则存“0”。图中的存储阵列及位线上的公用负载管均由NMOS场效应管组成。

固定掩膜式ROM

5．3．2可编程PROMPROM与固定掩膜ROM相比，它允许用户自己编程一次。在PROM中，常采用二极管或双极型三极管作存储单元，其原理图与掩膜式ROM相似。管子的反射极上串接有可熔性金属丝，该熔丝的完好与否，决定该信息的状态。出厂时，所有熔丝是完整的，管子将位线与字线连通，表示存有"0"信息，因此，新出厂的PROM芯片应为全"0"状态。用户编程时，在脉冲的作用下，使熔丝断开，该位由"0"变为"1"状态，实现了信息的写入。用户只要控制该往哪些位写"1"，便实现了对PROM的编程。由于熔丝烧断之后无法恢复，所以，PROM芯片只能进行一次编程。5．3．3电可擦可编程EEPROMEEPROM则是一种不用从电路板上拔下，而在线直接用电信号进行擦除的EPROM芯片，因此它的操作相对简单，其他性能与EPROM类似。当芯片被擦除后又可重新写入数据。用加电方法进行在线擦写（擦除和编程一次完成）。

2864A引脚及内部结构图EEPROM的写入方式一般有两种：第一种是按字节为单位进行擦除和写入，擦除和写入是同一种操作，即都是写入，只不过擦除是固定写“1”而已，在擦除时，输入的数据是TTL高电平。以字节为单元写入是常用的一种简便方式。第二种方式是页面写入方式，页面写入在2864A内部设有16字节的页缓冲器，整个2864A分为512页，写入操作时，首先把待写入数据写入到页缓冲器中，然后，在内部定时电路的控制下把页缓冲器中的所有数据写入到EEPROM中所指定的存储单元，显然，相对字节写入方式，第二种方式的效率高，写入速度快。5．3．4闪速存储器闪速存储器（FlashMemory）是一种新型的半导体存储器，由于它具有非易失性、电擦除性以及低成本，对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器，而且它在固有性能和成本方面有较明显的优势。5．4存储器接口设计5．4．1存储器地址分配及译码器

1．存储器地址分配在进行存储器与CPU连接前，首先要确定内存容量的大小和选择存储器芯片的容量大小。在设计微机内存时，往往要选择若干存储器芯片才能达到内存容量的要求。这些选择好的存储器芯片如何同CPU有效地连接并能有效地寻址，就存在一个存储器的地址分配问题，在进行地址分配时，一定要将ROM和RAM分区域安排。2．存储器地址译码器存储器系统设计是将芯片与所确定的地址空间联系起来，即将芯片中的存储单元与实际地址一一对应，这样才能通过寻址对存储单元进行读写。每一个存储器芯片都有一定数量的地址输入端，用来接收CPU的地址输出信号。地址译码器将CPU的地址信号，按一定的规则译码成某些芯片的片选信号和地址输入信号，被选中的芯片即CPU寻址的芯片。SRAM与8086系统的连接5．4．2存储器扩展在实际应用中，经常需要大容量的RAM。在单片RAM芯片容量不能满足要求时，就需要进行扩展，将多片RAM组合起来，构成存储器系统。常用的存储器扩展方法有三种：一种是位扩展，一种是字扩展，还有一种是字位扩展，也就是前两者的综合应用。

8片1K×1位RAM扩展成1K×8位RAM1.位扩展从图中可以看出，8个1024X1的芯片具有相同的地址线，也就是它们具有同样的地址，经过扩展后，这8个芯片在被选中后会同时将各自的一位数据线分别连到不同的数据总线位上去，共同完成一次数据输入或输出。在进行位扩展的时候，所有芯片的地址线连接是完全一样的，这样才能保证在相同的地址选择下能够同时选中多片存储器。2.字扩展图中输入/输出线，读/写线和地址线A0～A9是并联起来的，高位地址码A10、A11和A12经74LS138译码器8个输出端分别控制8片1K×8位RAM的片选端，以实现字扩展。由图中可以看到，8片1K×8的芯片，它们的数据线都连在一起并连到数据总线上，他们的地址线A0-A9是相同的，因为每个芯片都是1K的地址空间（有10根地址线），为了区分这8个芯片，用地址线的高三位A10、A11和A12，通过74LS138分别选择了这8个芯片，因此这8个芯片是不可能同时工作的，同一时间，只可能有一个芯片与总线进行数据交换。其中第一个芯片的片选端因为接到了74LS138的Y0位上，因此地址的高三位A12A11A10为000时选中这个芯片，也就是说这个芯片的地址范围为0000000000000H到0001111111111H（000H-3FFH）。同理，读者可以算一下其它7个芯片的地址范围是多少。1K×8位RAM扩展成8K×8位RAM在只进行字扩展的时候，所有芯片的数据线连接是完全一样的。在地址线的连接中，所用芯片的地址线位数一般相同，都同时连接到CPU的地址线低位相同数量的地址线（一般都是一一对应的，也就是A0连到A0线，Ai连到Ai线），CPU高位的地址线不是连接到芯片的，而是连接到译码电路，通过译码后连接到不同芯片的片选端或使能端，以选择不同的存储器芯片。3．字位扩展这种方法就是结合位扩展和字扩展，即同时扩展地址线和数据线，它们的总容量的计算就是用需要的N×M除以现有的n×m，就可以得到要几片n×m去实现N×M。扩展的方法是数据线按照位扩展，地址线按照字扩展进行。例：已知有4K×4的ROM芯片，若要组成16K×8的ROM存储器，问要几片这样的芯片？解：16K×8的ROM存储器需要16K的地址空间，也就是要214=16K的地址空间，这时用到的地址线有14根，此芯片组的数据线是8根，因此要用到的芯片数量（16K×8）//（4K×4）=8（片），要这样的芯片8片就可以组成一个16K×8的存储器。字位扩展的电路连接：单个芯片的地址空间为4K，即212=4K，因此地址线有12根。首先分组，按字线（地址线）将8片4K×4的存储器芯片分成4组，每组两个芯片按位扩展方法构成8位的数据线；然后将这4组存储器芯片的12根地址线分别对应连在一起，多出的2根地址线分别接译码电路（如24译码器或38译码器）输入端，输出端（00，01，10，11）分别接分组后的4组芯片的片选端。例：为某8位机（地址总线为16位）设计一个32KB容量的存储器。要求采用2732芯片构成8KBEPROM区，地址从0000H开始；采用6264芯片构成24KBRAM区，地址从2000H开始。片选信号采用全译码法。解：第一步，确定实现24KBRAM存储体所需要的RAM芯片的数量。因为每片6264提供213×8（8K×8）位的存储容量，所以实现24KB存储容量所需要的RAM芯片数量是=24K×8/（8K×8）=3（片）第二步，确定实现8KBROM存储体所需要的EPROM芯片数量。由于每片2732提供212×8位（4K×8）的存储容量，所以实现8KB存储容量所需要的EPROM芯片数量是=8K*8/（4K*8）=2（片）第三步，存储器芯片片选择信号的产生及电路设计。

采用74LS138译码器全译码的方法产生片选信号。存储器地址分配如下表所示。存储器地址分配情况

从地址分配情况可知，A12～A0作为片内地址线，A15～A13作为3-8译码器74LS138的输入，产生的译码输出000～011作为芯片的片选信号。存储器扩展电路如图所示。两片2732的片内地址A11～A0与系统地址线A11～A0连接，译码器输出端Y0和A12经“或门”输出与第一片1#2732的CE连接，A12反相后和译码器输出端Y0经“或门”输出与第二片2#2732的CE连接。三片6264的片内地址A12～A0与系统地址线A12～A0连接，它们的片选CE分别连接译码器的输出端Y1，Y2，Y3，系统地址线A15～A13连接译码器74LS138的输入端A，B，C。储存器扩展电路

5．4．3存储器芯片与CPU的连接

1．应考虑以以下几个问题（1）CPU总线的负载能力在小型系统中，CPU总线的负载能力是可以驱动存储器系统的。但当CPU和大容量的标准ROM、RAM一起使用或扩展成一个多插件系统时，就必须用接入缓冲器或总线驱动器等方法增加CPU总线的驱动能力。地址总线只需接入单向的驱动器，例如74LS244、74LS373等，数据总线需要接入双向驱动器，例如74LS245等。（2）存储器与CPU的速度匹配问题在选择存储器芯片时，就应考虑与CPU速度的匹配问题。CPU严格按照存储器读写周期的时序进行读写操作，当存储器速度跟不上CPU时序时，设计系统时应注意插入TW。但随着大规模集成电路的发展，目前存储器芯片与CPU的速度匹配已不成大问题。（3）存储器的寻址方法存储器芯片与CPU地址总线的连接方式，必须满足对这些芯片所分配的地址范围的要求。CPU发出的地址信号必须实现两种选择：首先对存储器芯片的选择，使相关芯片的片选端CS为有效，这称为片选。然后在选中的芯片内部再选择某一存储单元，这称为字选。片选信号和字选信号均由CPU发出的地址信号经译码产生。2．译码电路的译码方法（1）线选法这种方法直接用CPU地址总线中某一高位线作为存储器芯片的片选信号，简称为线选法。线选法的优点是连接简单，片选信号的产生不需要复杂的逻辑电路，只用几条地址线与反相器或与非门的简单组合就可产生有效的CS信号；缺点是把地址空间分成了相互隔离的区域，不能充分利用系统的存储空间。所以，这种方法适用于扩展存储容量较小的系统。例如，某一计算机系统，共有16条地址，现只需接入1KB的RAM和1KB的ROM，因此可以确定，当地址范围要求如下表所示时，字选线为10条，可用A0～A9充当；若用A10作片选，则RAM和ROM的地址为第一组，当用A11作片选时，地址范围如第二组。线选取控制电路及地址分配

A10A11ROM：0000H—03FFH0000H—03FFHRAM：0400H—07FFH0800H—0BFFH当采用线选法时，若低位地址线用于字选，高位地址线用作线选，当高位地址未全部用完、而又没有对其控制时，会出现地址的不连续性和多义性，这是线选法的两大缺点。线选法还有另一种局限：即使所有高位地址线都用作线选，其能寻址的存储空间十分有限。（2）部分译码法部分译码法是指用存储器芯片片内寻址以外的系统高位地址线的一部分地址线，经过译码电路产生片选信号。部分译码法地址分配情况芯片A15-A12（不用）A11-A10（参与译码）A9-A0地址范围1#00000000000000-111111110-1K2#00000100000000-111111111K-2K3#00001000000000-111111112K-3K4#00001100000000-111111113K-4K（3）全译码法全译码法将高位地址线全部作为译码器的输入，用译码器的输出作片选信号。在这种寻址方法中，低位地址线用作字选，与芯片的地址输入端直接相连；高位地址线统统连接进译码电路，用来生成片选信号。这样，所有的地址线均参与片内或片外的地址译码，不会产生地址的多义性和不连续性。在全译码方式中，译码电路的核心常用一块译码器充当，例如前面介绍的74LS138等。全译码法的存储器系统连接图

从图中可见，地址线A0～A15全部参加译码，故地址不会出现多义性。全译码法的优点是可以使每片（或组）芯片的地址范围不仅是惟一确定的，而且也是连续的，不会产生地址重叠现象，但对译码电路要求较高。*5．5现代常用存储技术

5．5．1程序局部性原理程序局部性原理指程序在执行过程中的一个较短时期，所执行的指令地址和指令操作数的地址，可分别局限于一定区域内。它可以表现为：1．程序时间局部性一条指令的一次执行和下次执行，一个数据的一次访问和下次访问，都集中在一个较短时期内；即当一条指令被执行或一个数据被访问后，会很快再次被执行或访问。2．程序空间局部性当前指令和邻近的几条指令，当前访问的数据和邻近的数据，都集中在一个较小区域内；即当一条指令被执行或一个数据被访问后，相邻的指令或数据也会很快再次被执行或访问。程序局部性原理的产生原因可以归纳为如下几种情况：（1）程序在执行时，大部分是顺序执行的指令，少部分是转移和过程调用指令。（2）过程调用的嵌套深度一般不超过5，因此执行的范围不超过这组嵌套的过程。（3）程序中存在相当多的循环结构，它们由少量指令组成却被多次执行。（4）程序中相当多对一定数据结构的操作，如数组操作，往往局限在较小范围内程序局部性原理是一个经验理论，它不是通过理论严格推导而来的，而是通过千万次的试验，通过概率理论得出来的，这是计算机许多算法和设计方法的基本依据。5．5．2高速缓冲存储器（简称Cache）存储器系统的层次关系

程序在运行期间，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器的一个很小范围的地址空间内。如果把在一段时间内一定地址范围被频繁访问的信息集合成批地从主存储器中读到一个能高速存取的小容量存储器中存放起来，供程序在这段时间内随时采用而减少或不再去访问速度较慢的主存储器，就可以加快程序的运行速度。这个介于CPU和主存储器之间的高速小容量存储器就称之为高速缓冲存储器（Cache），简称Cache。不难看出，程序访问的局部化性质是Cache得以实现的原理基础。构造磁盘高速缓冲存储器（Cache）将提高系统的整体运行速度。高速缓冲存储器（Cache）工作原理示意图高速缓冲存储器（Cache）的容量一般只有主存储器的几百分之一，但它的存取速度能与中央处理器相匹配。根据程序局部性原理，正在使用的主存储器某一单元邻近的那些单元将被用到的可能性很大。因而，当中央处理器存取主存储器某一单元时，计算机硬件就自动地将包括该单元在内的那一组单元内容调入高速缓冲存储器（Cache），中央处理器即将存取的主存储器单元很可能就在刚刚调入到高速缓冲存储器（Cache）的那一组单元内。于是，中央处理器就可以直接对高速缓冲存储器（Cache）进行存取。在整个处理过程中，如果中央处理器绝大多数存取主存储器的操作能为存取高速缓冲存储器（Cache）所代替，