RapidIO：高性能嵌入式系统的互连架构

RapidlO：高性能嵌入式系统的互连架构引言本文介绍RapidlO,一个高性能，引脚数小，包交换系统结构互连架构。这个互连架构是一个能满足大量嵌入式应用的开放式的标准。这个互连主要是为一个内部系统接口设计的，可以将片与片，板与板之间的对话从lGbit/S提高到60Gbit/S。RapidlO的互连类型是：1、高性能的微处理器及系统连接的并行方式；2、串连背板、DSP及混合式串行控制板应用中的串行方式。并行方式和串行方式共用逻辑层、传输层和物理层。RapidlO也提供一个非常灵敏的错误管理系统以及纠错系统。RapidlO互连技术是用分层架构来定义的，这样可以带来很多方便之处。介绍处理器和嵌入式系统的发展持续呈现指数上升的趋势，而与之相对应的处理器总线传送能力的增长却相对缓慢的多，这就导致了由时钟频率表征的CPU的性能和由总线频率表征的CPU可用的总线带宽之间的差距不断在变大，互连总线成为高速运算和处理系统的瓶颈。现代的高性能计算系统和网络存储系统需要更高速率的数据传送。高带宽、低延迟，高可靠性成为衡量一个总线技术的基本要求。为什么是RapidlO?以及RapidlO的发展前景首先，传统总线存在很多问题。传统总线多采用并线总线的工作方式，这类总线一般分为三组：数据线，地址线和控制线。实现此类总线互连的器件所需引脚数较多。这给器件封装、测试、焊接都带来了一些问题，如果要将这种总线用于系统之间的通过背板的互连，由此带来的困难就可想而知。为了提高总线的传输能力，传统总线多采用增加数据总线的宽度或是增加总线的频率的方式来实现。增加总线频率和数据带宽虽然一定程度上满足了人们对高速数据传送的需求，但同时也带来了一些新的问题。更宽的总线导致器件引脚数的增加，从而增加封装尺寸，当然带来成本上的增加。RapidIO是针对嵌入式系统的独特互连需求而提出的，那么我们首先来说明嵌入式系统互连的一些基本需求：嵌入式系统需要的是一种标准化的互连设计，要满足以下几个基本的特点：高效率、低系统成本，点对点或是点对多点的通信，支持）MA操作，支持消息传递模式交换数据，支持分散处理和多主控系统，支持多种拓朴结构；另外，高稳定性和QOS也是选择嵌入式系统总线的基本原则。而这些恰是Rapid10期望满足的方向。所以Rapid10在制定之初即确定了以下几个基本原则：一是轻量型的传输协议，使协议尽量简单；二是对软件的制约要少，层次结构清晰；三是专注于机箱内部芯片与芯片之间，板与板之间的互连。RapidI0体系分层：Rapid10采用三层分级的体系结构，分级结构图如下图所示：

LogicalSpecificationInformationnecessaryfortheendpointtoprocessttietransaction,tie.transactiontype,sizefphysicaladdress)GlobalTransportSpecificationInformationtotransportpacketfromendtnendinthesystem,(ie.mutingaddress)]/OSystan■ | - Momry、llllllCommonTrfinspartSpecPhysicalSpecificationInformationnecessarytomovepacketbetweentwophysicaldevices.(ie.electricalinterface,flowcntOiiiiiiiiiiiiiimiLogicalSpecificationInformationnecessaryfortheendpointtoprocessttietransaction,tie.transactiontype,sizefphysicaladdress)GlobalTransportSpecificationInformationtotransportpacketfromendtnendinthesystem,(ie.mutingaddress)]/OSystan■ | - Momry、llllllCommonTrfinspartSpecPhysicalSpecificationInformationnecessarytomovepacketbetweentwophysicaldevices.(ie.electricalinterface,flowcntOiiiiiiiiiiiiiimiRapidIO协议由逻辑层、传输层和物理层构成。逻辑层定义了所有协议和包格式。这是对终端进行初始化和完成传送的很有必要的信息。传输层为数据包从一个终端到另一个终端通道的必要信息。物理层描述了设备之间接口协议，例如包传装置，流量控制，电特性及低级错误管理等。包和控制信号RapidIO的操作都是基于请求和应答传输。包是末端器件间传输的单元。主设备产生一个请求传输信号，目标就会产生一个应答信号返回主设备。末端设备通常不是直接相连，而是通过一个访问连接设备相连。控制信号是用来管理物理层上交换的流量的。是用来进行包通知，

流量控制信号以及维修功能的。下图展现了传输过程。下图列出了RapidlO包典型的两种应答信号的形式工。请求信号包由物理层开始，“S”用来确定这是一个包还是一个控制信号。RapidlO传输数据的负荷范围是从1个字节到256个字结。应答信号较请求信号而言，要小得多。“Status”是用来确定这个包是否接收成功。Physical* TransportLogicalRequestPackets1 3 1 1 2 2 2 4 8or16 8or16L 鼻—上 TF£rsrvPno，4 鼻 』r TTh- -■*ftypflF T Taroert SwfcbAdcnsiL 4 」F rliransKtionL JSize De^ceAiicfress OfitiaiislDataRa^aad CR£FksctPacketi B 32,48.64 Stn256Bytes 16ResponsePackets1 3 1 1 2 2 2 4 aor116 Ear116 4PreviiMis cPsctFt :h jL JAdJDrsiv寡mvPrio JL JL Jh JITT Ftypeh X JL .SourwAcfcfcessjOptionalDataPaytiMd 1CMNextPacket■■■消息传递在消息传递系统中，经常使用两种机制将命令或数据从一个器件到另一个器件，一个是DMA(直接内存访问)，另一个是messaging(消息)。使用消息传送时，发送端只须访问目标，而不需要象DMA方式那样，还需对目标的地址空间的可见性。RapidIO定义了两种不同的包格式用于消息事务，第10类包格式(doorbell)和第11类包格式‘doorbell非常适合传送8bit或16bit短信息，可以用于处理器的中断等。第11类消息数据所最大的载荷是4096字节，可以由16个消息事务组成，每个最大载荷是256字节。RapidIO可以支持4个讯息信箱(mailbox),每个信箱可以最多装入4个信件，这样发送方可以同时发送4个信件到同一个目标信箱。全局共享存储器支持全局共享的分布式存储器系统是RapidlO协议的扩展功能之一。这意味着可以吧存储器放到系统中不同的物理位置上，可以正确的再不同处理器件间缓存。尽管RapidIO协议主要是面向信息传递的编程模式，在RapidIO协议规范里，它同样支持全局分布式共享存储器(GSM)的模型。在全局分布式共享存储器编程模型中，首先选择的编程模型是现代通用多处理器计算机系统，而这需要得到硬件高速缓存一致性的支持。另外，在RapidIO协议中，额外增加的GSM能够使分布式I/O处理器件和多用途处理器件同时存在。RapidIO制定了一种基于目录的一致性解决方案来支持这种方法。使用这种方法，每个存储器控制器都有责任跟踪每个数据元素的当前副本在系统中位于什么位置，为一致域中的每一器件维护一个目录，跟踪每个器件的修改、共享、位置（MSL）等简单的一致性状态。对于一个基于RapidlO技术的计算系统，它是一个多重处理系统，通常使用RapidlO将一个外围桥接部件和几个处理部件连接在一起。系统中的处理部件提供以下功能：处理、存储器控制以及与RapidlO互连控制器的连接。系统中桥接部分向I/O子系统提供服务，如高速PCI接口、千兆以太网端口、中断控制和其他系统支持的功能。流量控制对于任何互连来说，流量控制都是一个重要的方面oRapidlO流量控制的首要目的是确保系统中数据流的平稳传递，以及避免事务因为被堵塞而无法完成。对于RapidlO,流量控制是物理层的一部分oRapidlO在链路级定义了三种流量控制机制：重传、减速和基于信用的流量控制。重传机制是最简单的机制，接收方在因为资源缺乏而来不及接收包时，会发出一个重传控制符号作为响应，发送方接收到响应后将从该包处开始重传直到其被接收方接收。减速机制是接收方通过发送减速控制符号，促使发送方在包间插入空闲控制符号，以增加发包间隔，从而达到降低发送流量的目的。基于信用的流量控制是接收方通过使用特定的控制符号向发送方指明每种事务流对应的缓冲空间信息，发送方根据该信息决定是否发包。物理接口（物理层并行电气接口、编码等）RapidIO规范中定义的最低层是物理层，最初定义的是并行总线，之后定义了串行总线，并线总线可以选择8位或16位的宽度，传输电平采用LVDS方式，时钟信息在一对单独的差分线上传送，不在数据流中编码，频率在250M-1.0G之间。相比串行总线而言，无多少优点可言，所以只是在最初有支持这种总线的芯片出现，目前几乎所有的物理层均采用了串行方式。串行物理层定义了器件间的全双工串行链路，在每个方向上支持1个串行差分对称为1个通道（lx）,或同时支持4个并行的串行差分对称为4通道（4x）,接口的电气特性采用成熟的XAUI（lOGbEAttachmentUnitInterface）接口，编码方式采用的是8B/10B编码，对链路的管理，包括流量控制，包定界和错误报告等使用专用的8B/10B码（即K码），接收端从链路上提取时钟信息，无需独立的时钟线。每一个通道支持三种不同的传送波特率1.25G,2.5G，3.125G（与之相对应的数据速率分别是1.OG，2.OG，2.5Gbps）。下图展示了设备间全双工信息传递：TD[TFRAMETCLK,lCLKrRD[75,7:0]RFRAMERCLK,nCLICFRAMED[15:0]ControlSymbol

下图为逻辑层和传输层RapidlO编码情况:TheRapidlOSerializer/Descrializerfunctionintegratesdirectlywiththelogicandtransportlayers错误管理RapidIO的工作频率非常高，而在高频率下工作很容易发生错误，因此需要强大的错误覆盖机制，使其从硬件上确保RapidlO能够准确地检测到错误，并从中恢复。RapidlO发生的错误大体上可分为三类：第一类是接收方收到错误包；第二类是发生丢失事务错误；第三类是接口发生致命故障。RapidIO结合重传协议和循环冗余校验码提供了广泛的错