第5章常用时序逻辑电路及MSI时序电路模块的应用-12

第5章常用时序逻辑电路及MSI

时序电路模块的应用5.1计数器5.2寄存器5.3移位寄存器型计数器5.1.2异步计数器1.异步二进制加法计数器按照二进制数规律对时钟脉冲进行递增计数的异步电路称为异步二进制加法计数器。图5―17所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制加法计数器。图5―17所示计数器的各类方程如下。图5―17四位异步二进制加法计数器图5―17所示计数器的各类方程如下。时钟方程:CP0=CP,CP1=Q0,CP2=Q1,CP3=Q2输出方程:C=Qn3Qn2Qn1Qn0驱动方程:J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1状态方程:CP0(即CP)为下降沿时CP1(即Q0）为下降沿时CP2(即Q1)为下降沿时CP3(即Q2）为下降沿时由图5-17中可以看出，只有当CP为下降沿时，Q0由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。因此,愈往后面,触发器状态发生变化经过的延时愈长。表5―5所示是计数器的状态转换表,表中的时钟条件栏列出了各个时钟信号有效与否,↓表示下降沿。表5―5图5―17所示四位异步二进制加法计数器的状态转换表计数器的状态转换图和时序图分别如图5―18和图5―19所示。在图5-19中,为了简单起见,忽略各个触发器状态变化的延时。可以看到,此时异步二进制加法计数器的时序图和图5-2所示的同步二进制加法计数器的时序图相同。实际上,如果考虑延时,两者的时序图是有所差别的。图5―17所示四位异步二进制加法计数器的状态转换图图5―19图5―17所示四位异步二进制加法计数器的时序图2.异步二进制减法计数器按照二进制数规律对时钟脉冲进行递减计数的异步电路称为异步二进制减法计数器。图5―20所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制减法计数器。图5―20四位异步二进制减法计数器由图5―20所示电路,我们可以写出下列方程:时钟方程:输出方程:驱动方程:J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1状态方程:CP0(即CP)为下降沿时CP1(即Q0)为下降沿时CP2(即)为下降沿时CP3(即)为下降沿时由图5―20中可以看出,只有当CP为下降沿时,Q0才可能变化;只有当Q0由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。表5―6所示是它的状态转换表。状态转换图和时序图分别如图5―21和图5―22所示。表5―6图5―20所示四位异步二进制减法计数器的状态转换表图5―21图5―20所示四位异步二进制减法计数器的状态转换图图5―22图5―20所示四位异步二进制减法计数器的时序图3.异步十进制加法计数器按照十进制数规律对时钟脉冲进行递增计数的异步电路称为异步十进制加法计数器。图5―23所示电路是由四个下降沿动作的JK触发器构成的异步十进制加法计数器。图5―23异步十进制加法计数器图5―23所示电路的方程如下：时钟方程:CP0=CP,CP1=Q0,CP2=Q1,CP3=Q0输出方程:C=Qn3Qn0驱动方程:CP0(即CP)为下降沿时CP1(即Q0)为下降沿时CP2(即Q1)为下降沿时CP3(即Q0)为下降沿时根据以上方程,可以得出图5―23所示电路的状态转换表和状态转换图,分别如表5―7和图5―24所示。图5―25所示是初始状态为0000时的时序图。装态方程：图5―24图5―23所示异步十进制加法计数器的状态转换图图5―25图5―23所示异步十进制加法计数器的时序图表5―7图5―23所示异步十进制加法计数器的状态转换表4.异步十进制减法计数器按照十进制数规律对时钟脉冲进行递减计数的异步电路称为异步十进制减法计数器。图5―26所示电路是由四个下降沿动作的JK触发器构成的异步十进制减法计数器。图5―26异步十进制减法计数器由图5―26可以得到以下方程:时钟方程:输出方程:驱动方程:状态方程:CP0(即CP)为下降沿时CP1(即)为下降沿时CP2(即)为下降沿时CP3(即)为下降沿时表5―8所示是电路的状态转换表;图5―27是它的状