课件参考讲稿

同济大学电子与信息实验中心实验报实验课程名称 微机原理与接口技任课教师 张FPGAISE实验教师 翟志:学号:杨 实验日期 2011年12月21 _实验地点电信楼121FPGA开发环境——ISE软件的使【实验目的】FPGA发步骤，掌握对ISE件的应用，同时加【实验设备】USB一根，ＰＣ微机一台（装有ISE件Xinilix10.1）,5-9V流稳压电源一个，FPGA发板四块【实验原理1什么是FPGA？如何对它进行开发Array它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为集成电路（ASIC）领域中的一种半定制电路而出现的，缺点。FPGA各部分名称如图所示：对FPGA板的开发综合分为以下几步综合：将HDL语言、原理图等设计输入翻译成与、或、非和RAM等基本逻辑单元组成的逻辑连接编程：生成二进制编程文件到中，也就是所谓的硬件编程和，是FPGA的最后一步。2什么是ISE软件？它能实现什么功能ISEXILINX的FPGA的必备的设计工具，它可以完成FPGABIT文件配置以及调试等功能非常强大我们使用的XilinxISE10.1版本可以实设计输入（Design仿真逻辑综合实现这五个功能，同时它也是对FPGA进行开发时的五个步骤3我们要用FPGA开发板来实现什么逻辑器件一块模拟CPU实现控制功能一块模拟总线数据传输功能一块模拟键盘完成对操作进行输入功能一块模拟外设完成受控过程，主要为LED灯的亮灭过程【实验内容与步骤10.1角“FileProject“next进行设置和操作设置选择系列实验中使用Spartan3，然后在下面选择型号—IC3S50（可以在开发板上读到，接下来选择封装形式TQ144，表示开发板有144管脚。随后，进行操作设置。首先选择顶层文件类型——HDL，然后选择综合工具——XST（verilog/VHDL，，“projectIP-core，原理图，状态图，verilogverilog试模块及VHDL块等，实验中主要用到verilog块。然后进入到输入输出软硬件结合IO设定：在界面左半部分单击源文件名，界面左下方就会出现我们可以对源文件进行的操作，用户设定中包括IO口设确认设定后在弹出的界面中选择左下角的出现的方形即开发板，其边缘的小方形和圆圈共有144对应144IO其中彩色的方形为不能操作的IO，白色的小圆圈是可以操作的IO。此时，我们需要用到前面的管脚约束表按照的操作对输入输出口进行6编程：点击编程，软件也会自动完成该步骤7程序完成上述6个步骤后系统会自动生成一个.bit文件，即为我们需要到开发板上的文件。开发板上有两块，位于中间的为FPGA，位于角落的为PROM只读器，开发板上电时其中是没有程序的。因此我们时两种情况，第一是快速下载，直接到FPGA。第二种是首先将.bit文件转换为.mcs文件，再到器。法一快速：双击impact，点击finish,然后两块会都出现在屏幕上，绿色的表示当前选中，为FPGA,打开.bit文件，即可将程序关联到FPGA板上，在FPGA上点击右键，单击程序，出现“programsucceeded”说明程序。target弹出的窗口中选择PROM，MCS格式随后选择只读器型号F02S，点击add，随后双击关联impact，在第一个框中点击past，当存储器变成绿色时，即可向器中程序。\三个板子代码分别如下modulekey_board(datain,dataout,clk);input[0:7]datain;inputclk;output[0:7]dataout;reg[0:7]dataout;always@(posedgeclk)moduleled(datain,dataout,clk);input[0:7]datain;inputclk;output[0:7]dataout;reg[0:7]dataout;always@(posedgeclk)modulecontrol(datainout,rd,clkinputinout[0:7]datainout;outputrd;reg[0:7]reg[32:0]cnt;reg[7:0]inout_reg;assigndatainout=(rd)?inout_reg:8'bz;always@(posedgeclk)cnt<=cnt+1; 8'b0000_0001:begindata=8'b1111_1100;end8'b0000_0010:begindata=8'b0110_0000;end8'b0000_0100:begindata=8'b1101_1010;end8'b0000_1000:begindata=8'b1111_0010;end8'b0001_0000:begindata=8'b0110_0110;end8'b0010_0000:begindata=8'b1011_0110;end8'b0100_0000:begindata=8'b1011_1110;end8'b1000_0000:begindata=8'b1110_0000;inout_reg=data;moduleBus(clk,rd,dinout_ctrl,dinout_kyb,dinout_led);inputclk;input ！rdinout[7:0]inout[7:0]inout[7:0]reg[7:0]reg[7:0]assigndinout_ctrl=(!rd)?ino