电路设计专用PPT

全扫描设计

和测试举例---

王子悦CDSDSDIR1BQQNEclkFSDSDIQSDSDSDISDIQy2teteteteR3R2测试电路Au1u2u3u4u5u6R4Y9扫描输出clksel1sel1B电路U1Asel2sel2K1U2U3U4U500A=1,

B=1,

A+B=100110001101测试向量AB=(1,1)实现“与”的运算。电路设计1-1sel1sel2电路U1sel1K2U2U301A=1,

B=1,

A+B=100101选择端输出sel1，sel2=(0,0)sel2固定输出“1”0电路设计1-2K1K2电路U1K3U202A=1,

B=1,

A+B=11“1“01必须与K1的值保持一致，此时需确保输出一个真“1“。确保选择端输出能作用于测试向量输入。K1，K2=(1,“1”)保证向量输出的假“1”电路设计1-31sel1sel1电路U1AU203A=1,

B=1,

A~B=10011测试向量AB=(1,1)实现“或”的运算。sel2sel1sel1Bsel2K4U3U4U5U6U7电路设计2-100110101110sel1sel1电路U1K3U204A=1,

B=1,

A~B=1001确保选择端输出能作用于测试向量输入。K3，K3’=(1,“1”)sel2sel2U3U4电路设计3-1100K3’保证向量输出的假“1”K5sel1sel1电路U1K4U205A=1,

B=1,

A~B=1001确保选择端输出能作用于测试向量输入。K4，K4’=(1,“1”)U3电路设计3-21K4’保证向量输出的假“1”K7sel2K5K7电路U1U206A=1,

B=1,

A~B=11“1”确保选择端输出能作用于测试向量输入。K5，K7=(1,“1”)电路设计3-4保证向量输出的假“1”sel1sel100101K10选择端向量sel=0，包括sel1，sel2=（0，1）

sel1，sel2=（0，0）U3AA电路U1U407A=0,

B=0,

A@+B=000电路设计4-1AA001B111BAsel1U2U3U5U6U7U80100001110Y11测试向量AB=(0,0)实现“异或”的运算。AA电路U108A=0,

B=0,

A@+B=011电路设计4-2110BU2U51100测试向量AB=(1,1)实现“异或”的运算。B11U4U3Y2电路09A=0,

B=0,

A@+B=0Y1电路设计4-3sel1U2U1确保选择端输出能作用于测试向量输入。Y1，Y2=(1,“1”)Y2保证向量输出的假“1”1“1”10Y31Y2也有可能是真“1”电路10A=0,

B=0,

A@+B=0Y1电路设计4-4U1确保选择端输出能作用于测试向量输入。Y1，Y2=(1,“1”)Y2保证向量输出的假“1”1“1”Y40测试向量AB=(1,1)实现“同或”的运算。sel2sel2电路U1U607A=0,

B=0,

A@+B=000电路设计5-1sel1sel1110B10Y3sel2U2U5U4U7U1010000011U3Y6Y5Y4U8U9Y7Y8Y9Y10110110“1”sel2sel2电路U1U611A=0,

B=0,

A@+B=000电路设计5-1sel1sel111010Y3sel2U2U5U4U7U1010000011U3Y6Y5Y4U8U9Y7Y8Y9Y1011110“1”sel20100U11U12sel1sel1电路U1sel1sel1Y12U2U3U412A=1,

B=1,

A+B=111011101Y10电路设计5-2sel1sel1电路U1YU2U313A=1,

B=1,

A+B=10010Y12电路设计5-3K101假“1”真“1”1.描述电路所涉及的门和触发器2.例化，实现该电路的所有功能3.使用RTL级代码实现电路功能逻辑综合1.RTL的结构描述转化为电路的结构描述2.将设计的HDL描述转化为门级网表DFT设计1.Synopsys公司的Design

Compiler（DC）工具2.设计综合为带有扫描链的门级网表，输出测试协议文件。启动dcdc_shell-tlinksourceread.scr---读入RTL代码

sourcedc.scr---加载dc.scrset_wire_load_modelcreat_clockSet_input_delayset_scan_stylecompile-scanInsert_dftwriteATPG使用的Synopsys公司TetraMAXTetraMAX可以在最短的时间内，生成具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描设计。启动tmaxread_netlist../output/scanned.vread_netlist-libraryrun_build_modelrundrcAddfaultWritepatternsTEST>runatpg生成的报告：

生成测试向量1.write_patterns../pattern.stil-replace-formatstil2.write_patterns../pattern.wgl-formatWGL-serial-replace测试向量.pattern.wgl格式用工具转化为.patternVCS运行vcs.scr启动VCSVCS替换标准单元插入扫描链之后生成的网表文件scanned_v1.v。网表文件调用标准单元不能被FPGA识别将标准单元替换替换标准单元例化，实现该电路的所有功能检查电路结构仿真用Modelsim进行后仿真FPGA验证用AS模式将程