微机章存储器

第一页，共六十三页，2022年，8月28日存储器微型计算机的存储结构寄存器——位于CPU中高速缓存(CACHE)——分CPU内部、外部，还分一级、二级主存——由半导体存储器(ROM/RAM)构成辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作本章讨论半导体存储器及组成主存的方法CPU（寄存器）CACHE（高速缓存）主存（内存）辅存（外存）第二页，共六十三页，2022年，8月28日6.1半导体存储器的分类按制造工艺分类双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性分类随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：只读、断电不丢失详细分类，请看图示：P176图6-2第三页，共六十三页，2022年，8月28日图6-2半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）第四页，共六十三页，2022年，8月28日6.2读写存储器RAM类型构成速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池快低小容量非易失第五页，共六十三页，2022年，8月28日6.2.1基本存储电路1.六管静态存储电路P177--178第六页，共六十三页，2022年，8月28日2.单管动态存储电路P178第七页，共六十三页，2022年，8月28日SRAM芯片的内部结构D行地址译码列地址译码A3A2A1A0A4A5A6A710015151CSOEWE输入缓冲输出缓冲6管基本存储单元列选通第八页，共六十三页，2022年，8月28日6.2.2RAM的结构第九页，共六十三页，2022年，8月28日半导体存储器芯片的结构（一）存储体——由基本存储电路构成，用来存储信息，通常排列成矩阵。（二）外围电路①地址译码电路——根据输入的地址编码来选中芯片内某个特定的存储单元。

②I/O电路——处于数据总线和被选中单元之间，控制被选中单元读出或写入，有放大作用。③片选控制端CS和读写控制逻辑。④数据缓冲电路——数据输入输出通道。第十页，共六十三页，2022年，8月28日3.地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码结构双译码结构p246第十一页，共六十三页，2022年，8月28日4.一个实例SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS读写WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WEA6A5A4A3A0A1A2CSGND功能第十二页，共六十三页，2022年，8月28日SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D02根片选CS1、CS2读写WE、OE功能+5VWECS2A8A9A11-OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第十三页，共六十三页，2022年，8月28日6.2.3RAM与CPU的连接半导体存储器与CPU的连接是本章的重点SRAM、EPROM与CPU的连接其译码方法同样适合I/O端口第十四页，共六十三页，2022年，8月28日存储芯片与CPU的连接存储芯片数据线的处理存储芯片地址线的处理存储芯片片选端的处理存储芯片读写控制线的处理P182连接时需注意的几个方面第十五页，共六十三页，2022年，8月28日1.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位（数据宽度）这种扩充方式称“位扩充”第十六页，共六十三页，2022年，8月28日位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE两片同时选中数据分别提供第十七页，共六十三页，2022年，8月28日2.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”第十八页，共六十三页，2022年，8月28日片内译码地址线A9～A0存储芯片存储单元第十九页，共六十三页，2022年，8月28日片内译码000H001H002H…3FDH3FEH3FFH00…0000…0100…10…11…0111…1011…11（16进制表示）A9～A0片内10位地址译码10位地址的变化：全0~全1第二十页，共六十三页，2022年，8月28日

存储芯片片选端的译码存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围这种扩充简称为“地址扩充”或“字扩充”进行“地址扩充”时，需要利用存储芯片的片选端来对存储芯片（芯片组）进行寻址通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有：全译码——全部高位地址线与片选端关联（参与芯片译码）部分译码——部分高位地址线与片选端关联（参与芯片译码）线选法——某根高位地址线与片选端关联（参与芯片译码）片选端常有效——无高位地址线与片选端关联（不参与芯片译码）第二十一页，共六十三页，2022年，8月28日地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器00000000010000000000低位地址线高位地址线第二十二页，共六十三页，2022年，8月28日片选端常有效A19～A15A14～A0全0～全1D7～D027256EPROMA14～A0CE片选端常有效与A19～A15无关第二十三页，共六十三页，2022年，8月28日

译码和译码器译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程译码器件：采用门电路组合逻辑进行译码采用集成译码器进行译码，常用的器件有：2-4（4选1）译码器74LS1393-8（8选1）译码器74LS1384-16（16选1）译码器74LS154第二十四页，共六十三页，2022年，8月28日译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图示例第二十五页，共六十三页，2022年，8月28日74LS138连接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15若A19A18A17A16A15输入“00101”，哪个输出端有效？若A19A18A17A16A15输入“10101”，哪个输出端有效？第二十六页，共六十三页，2022年，8月28日全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多示例第二十七页，共六十三页，2022年，8月28日全译码示例A19A18A17A15A14A13A16CBAE3138

A12～A0CEY6E2E1IO/M2764请看地址分析第二十八页，共六十三页，2022年，8月28日1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A13全译码示例——地址分析第二十九页，共六十三页，2022年，8月28日

部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费示例第三十页，共六十三页，2022年，8月28日部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3请看地址分析第三十一页，共六十三页，2022年，8月28日部分译码示例——地址分析1234芯片××10×××10×××10×××10×A19～

A1520000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH全0～全1全0～全1全0～全1全0～全1000001010011一个可用地址A11～A0A14～

A12第三十二页，共六十三页，2022年，8月28日线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用示例第三十三页，共六十三页，2022年，8月28日线选译码示例A14A12～A0A13(1)2764(2)2764

CECE请看地址分析第三十四页，共六十三页，2022年，8月28日线选译码示例——地址分析12芯片××××××××××A19～

A1504000H～05FFFH02000H～03FFFH全0～全1全0～全11001一个可用地址A12～A0A14A13切记：

A14A13＝“00”

的情况不能出现，此时00000H～01FFFH

的地址将不能使用第三十五页，共六十三页，2022年，8月28日片选端译码小结存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/M信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用第三十六页，共六十三页，2022年，8月28日3.存储芯片的读写控制芯片OE与系统的读命令线相连当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线芯片WE与系统的写命令线相连当芯片被选中、且写命令有效时，允许总线数据写入存储芯片分析P183图6-9图8-12图6-13第三十七页，共六十三页，2022年，8月28日综合举例——一个综合性例子(最大组态)

CS1

A12

OECS26264A11~A0WE138CBAY0Y1Y2E3E2E3+5VA17A16A11~A0D7~D0A12A15A14A13MEMRMEMW+5VCS2

CS1A12

OED7~D0D7~D06264A11~A0WE

CE

OE

2732A11~A0D7~D0

CE

OE

2732A11~A0D7~D0请进行地址分析第三十八页，共六十三页，2022年，8月28日综合举例——地址分析000001010010A15

～A1300000H～01FFFH02000H～03FFFH04000H～04FFFH05000H～05FFFH一个可用地址XX00XX00XX00XX00A19～

A166264-16264-22732-12732-2芯片全0～全1全0～全1A12A11～A0全0～全1全0～全1018选1译码2选1译码通过与门组合这2个译码输出信号第三十九页，共六十三页，2022年，8月28日32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图第四十页，共六十三页，2022年，8月28日6.2.464位动态RAM存储器DRAM的基本存储单元是单个场效应管及其极间电容必须配备“读出再生放大电路”进行刷新每次同时对1行的存储单元进行刷新每个基本存储单元存储1位二进制数许多个基本存储单元形成行、列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放1位需要8个存储芯片构成1个字节存储单元每个字节存储单元拥有1个唯一地址第四十一页，共六十三页，2022年，8月28日DRAM芯片的内部结构T5T4T3T2T1VDD读出再生放大电路列128列2DINDOUT列1行128行66行65行64行2行1I/O缓冲单管基本存储单元读出再生放大电路第四十二页，共六十三页，2022年，8月28日1.DRAM芯片2164存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通-RAS列地址选通-CAS读写控制–WEP258图5-21内部结构图N/CDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5A712345678161514131211109第四十三页，共六十三页，2022年，8月28日2164存储体由4个128128的存储矩阵。7条行地址产生128个行选信号，7条列地址产生128个列选信号，同时加到4个存储矩阵上，选中4个单元，最后由RA7和CA7选中1个单元进行读写。WE为高，读，WE为低，写。第四十四页，共六十三页，2022年，8月28日DRAM2164的刷新采用“仅行地址有效”方法刷新行地址选通RAS有效，传送行地址，在4个存储矩阵中都选中1行，每次同时刷新512个单元。列地址选通CAS无效，没有列地址Intel的读周期、写、读-修改-写周期（略）5.Intel2164A的刷新周期512个读出放大器，按行刷新，同时书信刷新512个单元。刷新是读出重写，数据不会读出至数据线。第四十五页，共六十三页，2022年，8月28日6.3现代 RAM先期EDODRAM(扩展数据输出动态随机存储器)现在SDRAM(同步动态随机访问存储器)以后DDR(双数据速率)-SDRAM、RDRAM。6.3.1内存条1.内存芯片---安装在一定地址的一排电容和晶体管，数据的存取是对芯片进行“充电”、“放电”。2.桥路电阻—数据传输过程中阻抗匹配和信号衰减。3.电容—滤除高频干扰。4.EEPROM---存放内存速度、容量、电压等基本参数（称SPD）。每次开机，主板读取、适应。第四十六页，共六十三页，2022年，8月28日6.3.2EDOERAM略6.3.3SDRAM略6.3.4RDRAM略第四十七页，共六十三页，2022年，8月28日6.4只读存储器位线地址译码A1A0字线3字线2字线1字线011100100VDDD0D1D2D3掩膜式ROM位线字选线熔丝VCC熔丝式PROM第四十八页，共六十三页，2022年，8月28日只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）进行擦除没有数据从芯片中输出，也没有数据输入芯片每隔固定的时间（约15uS）DRAM必须进行一次刷新，2毫秒（128次）可将DRAM全部刷新一遍。第四十九页，共六十三页，2022年，8月28日6.4.2可擦除的可编程序的只读存储器EPROMEPROM芯片顶部开有一个圆形的石英窗口，用于紫外线透过、以擦除芯片中保存的信息使用专门的编程器（烧写器）对EPROM芯片进行编程编程后，应贴上不透光的封条出厂时，每个基本存储单元存储的都是信息“1”，编程实际上就是将“0”写入某些基本存储单元第五十页，共六十三页，2022年，8月28日EPROM的存储结构浮置栅雪崩注入型场效应管多晶硅浮置栅漏极D源极S---N基底SiO2SiO2+++字选线位线浮置栅场效应管EPROM基本存储结构VCCPP第五十一页，共六十三页，2022年，8月28日EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程-CE/PGM读写-OE编程电压VPP功能表VDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第五十二页，共六十三页，2022年，8月28日EPROM2716的功能工作方式-CE/PGM-OEVCCVPPDO7～DO0待用1×＋5V＋5V高阻读出00＋5V＋5V输出读出禁止01＋5V＋5V高阻编程写入正脉冲1＋5V＋25V输入编程校验00＋5V＋25V输出编程禁止01＋5V＋25V高阻第五十三页，共六十三页，2022年，8月28日EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选-CE编程-PGM读写-OE编程电压VPP功能表VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMNCA8A9A11OEA10CED7D6D5D4D312345678910111213142827262524232221201918171615第五十四页，共六十三页，2022年，8月28日EPROM2764的功能工作方式CEOEPGMA9VPPDO7～DO0读出001×＋5V输出读出禁止011×＋5V高阻待用1×××＋5V高阻Intel标识00＋12V1＋5V输出编码标准编程01负脉冲×＋25V输入Intel编程01负脉冲×＋25V输入编程校验001×＋25V输出编程禁止1×××＋25V高阻第五十五页，共六十三页，2022年，8月28日EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图第五十六页，共六十三页，2022年，8月28日电可擦除的可编程序的ROM（EEPROM）用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写等方法并行EEPROM：多位数据线串行EEPROM：1位数据线第五十七页，共六十三页，2022年，8月28日EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选-CE读写-OE、-WE状