单片机学习国产龙芯3acpu数据手册

概 接口描 PCI总线接口信 HyperTransport总线接口信 DDR2/3SDRAM总线接口信 低速I/O接 JTAG及EJTAG信 时钟信 电源引 PCI总线接口特 PCI/PCI-X接口特 PCI总线仲裁 HYPERTRANSPORT总线接口描 HyperTransport接口特 设备模 系统HT接口连 DDR2/3SDRAM控制器特 DDR2/3SDRAM读协 DDR2/3SDRAM写协 DDR2/3SDRAM参数设置顺 复位时序要 电气特 HyperTransport总线接口特 HyperTransport推荐直流工作条 HyperTransport推荐交流工作条 传输时序特 DDR2总线内存接口特 推荐直流特 推荐的交流特 电气交流时序特 PCI-X总线特 推荐的直流工作条 交流工作特 时序参 复位时 PCI-X总线系统的噪声容 PCI-X的系统时序裕 LPC总线和其它引 LPC总 参考时 HyperTransport的时 DDR2内存的时 PCI-X时 电 电源工作条 热特 热参 焊接温 引脚排列和封 FCBGA引脚顶层排 封装机械尺 图图2.1龙芯3A处理器接口信号框 图4.1龙芯3A单处理器系统HT接口连 图4.2龙芯3A多处理器系统HT接口连接（ 图4.3龙芯3A多处理器系统HT接口连接（二片 图5.1DDR2SDRAM读协 图5.2DDR2SDRAM写协 图7.1HyperTransport总线TODIFF时 图7.2HyperTransport总线TDIFF时 图7.3HyperTransport总线TCADV时 图7.4HyperTransport总线TSU和THD时 图7.5HyperTransport总线TCADVRS/TCADVRH时 图7.8差分的信号电 图7.9转换到带上拉的PCI-X模式的RST#时 图7.10PCI-X噪声容 图7.113.3VPCI-X时钟波 图8.1焊接回流曲 图9.1顶层引脚排列（左侧 图9.2顶层引脚排列（中间 图9.3顶层引脚排列（中间 图9.4顶层引脚排列（中间 图9.5顶层引脚排列（右侧 表表2.1PCI总线信 表2.2HT总线信 表2.3DDR2SDRAM控制器接口信 表2.4初始化接口信 表2.5LPC接口信 表2.6SPI接口信 表2.7UART接口信 表2.8引脚中断信号描 表2.10JTAG模式的配 表2.11EJTAG接口信 表2.12EJTAG接口信 表2.13时钟信 表2.14Core时钟域倍 表2.15DDR2/3时钟域倍 表2.16HT时钟控 表2.17电源引 表2.18GPIO信 表5.1时钟信号DDR2SDRAM行/列地址转 表7.1绝对最大额定 表7.3HyperTransport交流工作条 表7.4HyperTransport连接传输时序规 表7.5推荐的直流工作条件 表7.6输入的直流逻辑电 表7.7输出直流电流驱 表7.8输入交流逻辑电 表7.9差分的输入交流逻辑电 表7.10差分的交流输出参 表7.11不同密度的器件刷新参 表7.12DDR2内存标准速率分 表7.13DDR2-667和DDR2-800时序参 表7.14PCI-X设备的直流规 表7.15推荐的直流特 表7.16IO引脚的输入电 表7.17推荐的交流特 表7.18输出信号的斜 表7.19通用时序参 表7.20PCI-X系统的噪声容 表7.21建立时间预 表7.22保持时间预 表7.23推荐的上拉电阻 表7.25发送端时钟的不确定 表7.26输入时钟抖动参 表7.27PCI-X时钟参 表7.28推荐的工作电源电 表8.1龙芯3A的热特性参数和推荐的最大 表8.2龙芯3A的热阻参 表8.3无铅工艺的封装回流最大温度 表8.4回流焊接温度分类 表9.1按引脚排列的封装引脚 表9.2按引脚排列的封装引脚表（续表 表9.3按引脚排列的封装引脚表（续表 表9.4按引脚排列的封装引脚表（续表 表9.5按引脚排列的封装引脚表（续表 表9.6按引脚排列的封装引脚表（续表 表9.7按引脚排列的封装引脚表（续表 表9.8按引脚排列的封装引脚表（续表 表9.9按引脚排列的封装引脚表（续表 表9.10按引脚排列的封装引脚表（续表 3A365nm工艺制造，在单个内集成了4个64位量通用处理器核[2]，最高工作主频为216800MHzHyperTransport16支持多核通过HyperTransport接口互连和跨的全局Cache一致FC-BGA-1121封装龙芯3A的整体架构基于两级互连实现，结构和介绍详见《龙3A用户手P1》1.2节3A接口信号模块PCI总线接口信号321472PCI地址/是PCI地址/是PCI命令/是是否是否PCI是是是是是是否PCI数据奇偶错误报告信号，需外部上是PCI否2.1PCIPCI地址/是PCI命令/是是否是否是是是是是是否PCI数据奇偶错误报告信号，需外部上是PCI否 总线接口信号3A中拥有两组独立的的HyperTransport总线（分别称为HT0与使用（分别称为HTx_Lo与HTx_Hi）。16162222416位/8表2.2是龙芯3A处理器的HyperTransport总线接口信号定义2.2HTIII当HT0_Lo_Hostmode有效时为双向信号，当HT0_Lo_Hostmode无效时为输入当HT0_Lo_Hostmode有效时为双向信号，当HT0_Lo_Hostmode无效时为输入当HT0_Lo_Hostmode有效时为双向信号，当HT0_Lo_Hostmode无效时为输入当HT0_Hi_Hostmode有效时为双向信号，当HT0_Hi_Hostmode有效时为双向信号，当HT0_Hi_Hostmode有效时为双向信号，O无O无O位为HT0位无效无位为HT0_Lo位为HT0_HiO位为HT0位无效位为HT0_Lo位为HT0_Hi无O位为HT0_Lo位为HT0_Hi无O位为HT0_Lo位为HT0_Hi无I无I无I位为HT0位无效位为HT0_Lo位为HT0_Hi无I位为HT0位无效位为HT0_Lo位为HT0_Hi无I位为HT0_Lo位为HT0_Hi无I位为HT0_Lo位为HT0_Hi无III当HT1_Lo_Hostmode有效时为双向信号，当HT1_Lo_Hostmode无效时为输入当HT1_Lo_Hostmode有效时为双向信号，当HT1_Lo_Hostmode无效时为输入当HT1_Lo_Hostmode有效时为双向信号，当HT1_Lo_Hostmode无效时为输入当HT1_Hi_Hostmode有效时为双向信号，当HT1_Hi_Hostmode有效时为双向信号，当HT1_Hi_Hostmode有效时为双向信号，O无O无O[0]位为HT1[1]位无[0]位为HT1_Lo[1]位为HT1_Hi无O[0]位为HT1[1]位无[0]位为HT1_Lo[1]位为HT1_Hi无O[0]位为HT1_Lo[1]位为HT1_Hi无O[0]位为HT1_Lo[1]位为HT1_Hi无I无I无I[0]位为HT1[1]位无[0]位为HT1_Lo[1]位为HT1_Hi无I[0]位为HT1[1]位无[0]位为HT1_Lo[1]位为HT1_Hi无I[0]位为HT1_Lo无[1]位为HT1_HiI[0]位为HT1_Lo[1]位为HT1_Hi无DDR2/3SDRAM总线接口信号156434ODT(OnDieTermination)信号12.33A每一组DDR2SDRAM控制器接口信号。共有两组，分别在电源域上分为0/1。DDR2/3SDRAMDDR2/3SDRAM数据选通（DDR2/3SDRAM数据选通（ODDR2/3SDRAM数据（包ODDR2/3SDRAMODDR2/3SDRAMBank地址信ODDR2/3SDRAMODDR2/3SDRAMODDR2/3SDRAMODDR2/3SDRAMODDR2/3SDRAMODDR2/3SDRAM3301ODDR2/3SDRAMOODDR2/3SDRAM初始化信号错误！未找到源。提供了初始化信号的名称，方向和描述。其 2.4I要维持多于一个SYSCLK周期，它可SYSCLKPCIIPCI PCIX PCIX 654PCIX000PCI201LPC10170HTPad000110SYSRESETn：这个复位信号是唯一能复位整个龙芯3A处理器的信号。SYSCLKMEMCLK必须在SYSRESETn释放到无效前就保持复位控制逻辑在SYSRESETn无效时才开始复位处理器。处理器内部PCI_RESETn：当龙芯3A作为PCI总线主桥时，这个信号工作为输注：当龙芯3A作为PCI总线主桥时，处理器仅在系统上电复位时会产生配合，使处理器产生PCI_RESETn复位信号。PCI_CONFIG[7:0]：定义了龙芯3APCI/PCI-X行时软件从内部寄存器中该值。如果系统设置成从PCI地址空间线的ROM空间0地址处开始取指。线连接启动Flash和SuperIO。SPI总线可连接SPIflash（不支持启动）。LPC控制器具有以下支持MemoryRead和Memorywrite类支持FirmwareMemoryRead和FirmwareMemoryWrite类型（单支持I/Oread和I/Owrite类162.5LPCLPC总线地OLPC总线数据开始/LPCserialIRQ信号，用于传输串行中断ILPCflash8Mbits4MbitsILPC启动flash类型设置。该信号为高表示所型2.6SPIOOI2.7UARTOIOIOIII引脚中断信号3A4个系统中断（INTn），4PCI（PCI_IRQ），2PCI总线错误报告信号（PCI_SERRnPCI_PERRn）1个不可中断（NMIn）。错误！未找到源。显示了引脚中断信号的名除了引脚接入的中断外，龙芯3A还包括16个HT中断，3个内部事件中断，1LPC2个内存控制器中断。这些中断通过内部的功能任意一个中断源可以选择路由到处理器核中断引脚的INT0-3(CP0寄CR_STATUSIP2-5位)四根中断中的任意一个。有关中断的详细说明请2.8II4个外部中断信号，这些信号分别IPCI存器的第15位，需外部上拉。PCI总线系统错，低电平有效。这15位（PCI_SERRn共享JTAGEJTAG引脚是否被正确连接。表2.9提供了JTAG信号的名称、方向和描述。IJTAGOJTAGIJTAG命令，指示输入的串行数据是一IJTAGIJTAG2.10JTAG0101110表2.11提供了EJTAG信号的名称，方向和描述。2.11EJTAGIEJTAGOEJTAGIEJTAG命令，指示输入的串行数IEJTAGIEJTAG测试和控制信号制信号为DOTEST信号，管脚定义在表2.12中。2.12EJTAGI处于正常功能模式。正常工作时，需通龙芯3A关于时钟的信号参见表2.13（包括SYSCLK，MEMCLK，PCI_CLK，HTCLK，差分时钟HT0_CLKp/HT0_CLKn及差分时钟HT0_CLKp/HT1_CLKn）。龙芯3A的Core时钟通过SYSCLK产生，DDR2/3时钟通过MEMCLK产生。HT的时钟产生较为复杂。首先，差分时钟对HT0_CLKp/HT0_CLKn与HT1_CLKp/HT1_CLKn分别给HT0和HT1使用。此外，也可以使用单端时钟HTCLK替代ht0_clkp/ht0_clkn，采用CLKSEL[15:10]进行相关控制。CLKSEL控制分频的方法参见表2.14、表2.152.162.13I15-I14-I25-IHT0总线及控制器使用参考IHT1总线及控制器使用参考IHT0及HT1总线控制器使用的可选I-到源。4-2.16.2.14Core12.15DDR2/38912.16HT2.17Power处理器核电处理器IODDR20/1DDR20/1IO电DDR20/1参考HTHTIO电HT控制电源,可根据PCICFG配置电压CorePLL模拟电CorePLL数字电DDR2PLL模拟电DDR2PLL数字电HT0/1PLL模拟HT0/1PLL数字GPIO2.18GPIOPCI总线接口特性PCI/PCI-X接口特仲裁器和设备模式3APCI/PCI-X接口可以工作在主桥模式或设备模式。它依赖于初始信号PCI_CONFIGPCI_CONFIG[6:4]PCI_IDSEL直接接地；当处理器工作在设备模式时，PCI总线的初始值定义了接口的工作模式。在主桥PCI-X1.0b标准）。PCI3APCI/PCI-X8个主设备。仲裁采用两级RoundRobin调度算法，每一个请求的级别由软件配置决定。仲裁器能确保线，1到7号请求线连至片外（pci_req[6:0]与pci_gnt[6:0]）。当PCI_CONFIG[1]设置1时，3APCI/PCI-Xpci_req[0]和 总线接口描述中，HyperTransport接口硬IOCache一致性。并且，在使用龙芯3A的多片互联系统中，HT0总线硬件支持多处理器核间Cache一致性。HyperTransport接口特性包括：兼容HyperTransport 接口包括以下几个配置{PCI_config[7],PCI_config[0]}HT总线上单端控制信号的电平标准，这些信号包含PowerOK，Resetn，Ldt_Stopn，Ldt_Reqn；线配置为两个8位总线分别使用；PCI地址/PCI地址/是PCI命令/是是否是否PCI是是是是是是否PCI数据奇偶错误报告信号，需外部上是PCI否；系统HT3AHyperTransport接口可以用于系统中IO连接或多处理器龙芯3A单处理器系统连接。用于IO设备连接时，HyperTransport接口硬件IOCache一致性。相比3A多处理器系统连接。用于多处理器间互联时，T0持处理器核间h一致性协议，可以使用T043A处理器的互联系统。如果需要继续扩展，则需要使用不支持处理器核间h一致性的T14.2.342片互联的方式：DDR2/3SDRAM控制器接口描述DDR2/3SDRAM控制器特性龙芯3A处理器有两个内存控制器，每个内存控制器可以支持两个内存条，共四个片选信号。通过四个片选信号和18位的地址总线（15位行/列地址3位逻辑Bank地址）实现最大地址空间是128G(237)。配合相应的内存条正确工作。对于龙芯3A处理器，选择信号（CS_n）的4。行地址（RAS_n）和列地址（CAS_n）15和14。还有3位的逻辑bank信号（BANK_n）。CPU内存的物理地址能被转换位行/5.1。例如，4个CS_n信号，8个banks，12位行地址和12位列地址。 32 30写操作，内存控制器都处在slave状态。计者的干预，控制器会在硬件电选择OpenPage/ClosePage策略。内存控支持的内存类型包括：DDR2/3颗粒、DDR2/3UDIMM、DDR2/3SO-DIMM、DDR2RDIMM（不支持DDR3RDIMM）；全流水令和数据读写频率：133MHz-32/64DDR2/3SDRAM5.1中显示DDR2SDRAM读协议，命令（CMD）包括RAS_n，CAS_n和5.1DDR2SDRAM注：CasLatency3,ReadLatency3,BurstLength5.2中显示DDR2SDRAM写协议，命令（CMD）包括RAS_n，CAS_n和WE_n。当写请求发生时，RAS_n=1，CAS_n＝0，WE_n＝0。与读协5.2DDR2SDRAM注：CasLatency3,WriteLatencyReadLatency12,BurstLengthDDR2/3SDRAMDDR2SDRAM颗粒，DDR2SDRAM需要在加电复位后配置。DDR2/3标准定义了详细的配置操作和过程。DDR2在内存初始化向配置寄存器地址发64位写指令，配置所有29个配置寄存器。此时在系统母板初始化后，DDR2SDRAM控制器在内存使用前需要配置内存0X000000000FF00000152个复位时序要求当处理器复位信号SYSRESETn为低时，相关的时钟，测试信号和初始化信号都必须有效。这些信号包括：SYSCLKMEMCLKHTCLKPCI_CLKCLKSEL，差分时ICCC_ENNODE_ID必须稳定（在复位结束前设置完毕并保持不当SYSRESETn变高后，处理器内部的复位逻辑开始初始化。逻辑能可靠采样。PCI时钟域将会被首先初始化以保证龙芯3A中基本配置寄存器的有效，当龙芯3A作为PCIMaster时还会输出PCI_RESETn来复位外部PCI设备。此后Core、DDR2/3和HT时钟域相继初始化完成并根据配置引脚的输入去ICCC_EN信号为InterConnecionCacheCoherenceEnabe的缩写，此信号用于多片互联时cache一致性。NODE_ID信号用于在多片互联时用来设置处理器号。绝对最大额定值7.1CoreSupplyVChipIOVHTHTcoreVHTHTIOVDDR2memorycoreVMEMVDDEDDR2MEMIOV℃ 总线接口特性HyperTransport7.2HyperTransportOutputDifferentialChangeinVODfrom0to10OutputCommonModeChangeinVOCMfrom0to10InputDifferentialChangeinVIDfrom0to10InputCommonModeChangeinVICMfrom0to10InputDifferentialRON(pullOutputDriverImpedancedrivingRON(pullOutputDriverImpedancedrivingOutputpadcapacitancefordevicesratedabove8003Outputpadcapacitancefordevicesratedupto8005Inputpadcapacitancefordevicesratedabove8002Inputpadcapacitancefordevicesratedupto8005HyperTransport7.3HyperTransportOutputDifferentialChangeinVODfrom0to1OutputCommonModeChangeinVOCMfrom0to1InputDifferentialChangeinVIDfrom0to1InputCommonModeChangeinVICMfrom0to1InputRisingEdgeInputFallingEdge传输时序特性/Outputdifferential400600800100012001600Inputdifferential400600800100012001600TransmitteroutputCAD/CTLOUTvalidrelativeto400600800100012001600ReceiverinputCADINvalidtimeto400600800100012001600ReceiverinputCADINvalidtimefrom400600800100012001600Receiverinputsetup400600800100012001600000000Receiverinputhold400600800100012001600000000DDR2总线内存接口特性推荐直流特性7.5推荐的直流工作条件VInputReference0.49x0.50x0.51xVTerminationVREF-VREF+V7.6DCinputlogicVDCinputlogicVREF-V7.7OutputMinimumSourceDCOutputMinimumSinkDC推荐的交流特性7.8DDR2-400,DDR2-DDR2-667,DDR2-VIHacinput--VVILacinputlogic-VREF-VREF-V7.9ACdifferentialinputVVIXACdifferentialcrosspoint0.5xVDDQ-0.5xV7.67.10VOXACdifferentialcrosspoint0.5xVDDQ-0.5xV电气交流时序特性7.11256512Refreshtoactive/RefreshcommandtimeAverageperiodicrefresh0C≤TCASE≤8585C<TCASE≤957.12DDR2SpeedbinDDR2-DDR2-DDR2-DDR2-DDR2-4-4-5-5-6-6-4-4-5-58883888838383887.13DDR2-667DDR2-800DDR2-DDR2-AverageclockpulsewidthAverageclockLOWpulseassociatedclockedgeRL-RL-DQSlatchingrisingtransitionstoassociatedclockedgesDQSfallingedgetoCKsetuptimexxtimefromCKxxDQSinputHIGHpulsexxxxxxsetuptimexxinputholdtimexxControl&AddressinputpulsewidthforeachinputxxDQandDMinputsetupxxDQandDMinputholdxxDQandDMinputpulsewidthforeachinputxxfromCK/CKfromCK/CKtimefromCK/CKxtAC,xtAC,DQS/DQSlow-impedancetimefromCK/CKtAC,tAC,tAC,tAC,DQlow-impedancetimefromCK/CK2xtAC,tAC,2xtAC,tAC,DQS-DQskewforDQSandassociatedDQsignalsxxCKhalfpulseMin(tCH(abs),tCL(abs)xMin(tCH(abs),tCL(abs)xDQholdskewXxfromDQStHP-xtHP-xReadReadActivatetoactivatecommandperiodfor1KBpagesizeproductsxxActivatetoactivatecommandperiodfor2KBpagesizeproductsxx1KBpagesizeproductsxx2KBpagesizeproductsxxCAStoCAScommand2x2xWriterecoveryxxAutoprechargewriteWR+xWR+xcommanddelayxxcommanddelayxxCKEminimumpulsewidth(HIGHandLOWpulsewidth)3x3xExitselfrefreshtoanon-readcommandtRFC+xtRFC+xExitselfrefreshtoareadxxExitprechargepowerdowntoanycommand2x2xExitactivepowerdowntoreadcommand2x2xExitactivepowerdowntoreadcommand(slowexit,lowerpower)7-x8-xODTturn-on2222ODTturn-tAC,tAC,max+tAC,tAC,max+ODTturn-on(Power-Downmode)tAC,min+2x+tAC,tAC,min+2xODTturn-offODTturn-tAC,tAC,max+tAC,tAC,max+Downmode)tAC,min+2.5tCK(avg)+tAC,min+2.5tCK(avg)+3x3x88Moderegisterset2x2xupdatedelay00OCDdrivemodeoutput00Minimumtimeclocksasyn-chronouslydropsXtISx推荐的直流工作条件7.14PCI-XPCI-PCI(ref)SupplyVInputHighVcc+Vcc+VInputLowVInputPull-upVInputLeakageOutputHighIout=-0VOutputLowVInputPin8CLKPin58588PME#inputVoVccoffor-1-17.15ReceiverHighlevel-2--VLowlevelVInputhysteresisDriverOutputVOL=--ΩOutputVOH=VDDE3V3ΩWeakinputpull-upandpull-downPullupVi=PulldownEquivalentpull-Vi=Equivalentpull-7.16IOIOpin25Ωoutput--50Ωoutput--80Ωoutput--交流工作特性7.17PCI-OutputBufferDrive0<Vcc-Vout-74(Vcc-0<Vcc-Vout-32(Vcc-1.2V<Vcc--11(Vcc-Vout)-1.9V<Vcc--1.8(Vcc-Vout)-Current0Vout0<Vout481.3V<Vout5.7Vout+Clamp-3V<Vin--40+-0.8875V<Vin--25+High0.8875VVin-Vcc<40+(Vin-Vcc-1)0.625VVin-Vcc<25+(Vin-Vcc-1)66MHzConventionalPCIACDriveCurrentVout=Vout=CurrentVout=Vout=ClampHighVcc+4>Vin25+(Vin-Vcc--3<Vin--25+7.18PCI-PCI66Outputriseslew1614Outputfallslew1614时序参7.19PCI-XPCI33CLKtoSignalValidDelay-busedsignals262CLKtoSignaltopointsignals26222InputSetuptoCLK-bused37InputSetuptoCLK-pointtopointsignals5fromCLK00ResetActive11Trst-afterCLKstableTrst-ResetActivetoREQ64#tosetupRST#tohold0055RST#highPCI-setuptimeRST#toPCI-lowtoCLKfrequency复位时PCI-X总线系统的噪声容限7.20PCI-XNoiseHighNoiseLowNoiseReflectiveInputReferencePCI-X的系统时序裕量PCI-X66MHz的PCI2.2规范类似，具体的时序裕量见7.217.227.21PCI-X3333MHz(ref)Tval6Tprop5Tskew12Tsu377.22PCI-XMHz(ref)Tval2Tprop0Tskew2Th0LPC总线和其它引脚LPCLPCPCIV2.3的规范类似，其信号推荐的上

SignalPull-15k-100kEJTAGexternalclockfrequencyof0EJTAGexternalclockcycle-EJTAGexternalclockpulsewidthmeasuredat1.4-EJTAGexternalclockriseandtJTGR&02TRSTassert-InputsetupBoundary-scandataTMS,4-0-InputholdBoundary-scandataTMS,--ValidBoundary-scandata44OutputholdBoundary-scandataoutputhighimpedance:Boundary-scandataTDO339HyperTransport的时7.252%dutycyclevariationbetweenopposingedgesover1bittimeUncertaintyinsubsequentinternaltransmitclocksduetoPLLvariationbetweenany2edgesincludingthatcontributedbyreferenceclockSSCtechniques.ps/nsover1bittime)intheinternaltransmitclockUncertaintyinsubsequentCADOUTUncertaintyinsubsequentinternaltransmitclocksduetotemporalPLLpowersupplymodulation(50ps/ns)UncertaintyintheCLKOUTrelativetoCADOUTcausedbyloadvariationsbetweenthe90degreephaseshiftedclockrelativetothe0degreeclockDDR2内存的时钟7.26DDR2-DDR2-ClockperiodClockperiodjitterduringDLLlockingCyclet