数字电路 触发器

数字电路触发器第一页，共三十六页，2022年，8月28日重点内容1.掌握各种触发器的逻辑功能及其功能描述方法2.熟悉触发器具有的动作特点

－－主从RS触发器、JK触发器和D触发器第二页，共三十六页，2022年，8月28日§5-1概述数字电路:分组合逻辑电路和时序逻辑电路两大类基本单元：组合逻辑电路的基本单元是基本逻辑门；时序逻辑电路的基本单元是？第三页，共三十六页，2022年，8月28日定义：在任意时刻的输出不仅与该时刻的输入有关，而且还与电路原来的状态有关的电路。

电路特点：含有记忆功能的单元电路；输出、输入之间有反馈延迟通路。2.时序逻辑电路A1AnYnY1时序逻辑电路的基本单元是触发器。第四页，共三十六页，2022年，8月28日一.触发器的必备特点1.具有两个能自行保持的稳态(1态或0态)；2.外加触发信号时，根据不同的输入信号可以置成1或0状态。从触发方式不同分从逻辑功能不同分1).RS触发器1).电平触发二.触发器的分类2).脉冲触发3).边沿触发器2).JK触发器4).D触发器3).T触发器第五页，共三十六页，2022年，8月28日§5-2SR锁存器（基本RS触发器）一.电路结构与工作原理

Q

端、Q

端为两个互补的输出端；1.电路结构（以与非门构成为例）&&QQSDRDQ=1、Q=0，定义为1状态；SD

端是置1端（置位端），RD

端是清0端（复位端）,

RD、SD端是触发信号引入端。Q=0、Q=1，定义为0状态；SRQSDQRD第六页，共三十六页，2022年，8月28日00不允许&&QQSDRD3、特性表SdRd不允许1*Q*说明00112、工作原理（0触发有效）SD=0、RD=0时：Q=Q=1，不符合触发器的逻辑关系。－－这就是基本RS触发器的约束条件：此时将不能确定触发器是处于1状态还是0状态。不允许SD=RD=0.第七页，共三十六页，2022年，8月28日011置1&&QQSDRD03、特性表SdRd01不允许1*1置1Q*说明00SD=0、RD=1时：由于SD=0，不论原来Q为0还是1，都有Q=1；再由RD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。SD端称为触发器的置1端或置位端。第八页，共三十六页，2022年，8月28日001清0&&QQSDRD13、特性表SdRd01不允许1*1置1

清00Q*说明0010SD=1、RD=0时：由于RD=0，不论原来Q为0还是1，都有Q=1；再由SD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。RD端称为触发器的置0端或复位端。第九页，共三十六页，2022年，8月28日11保持&&QQSDRD原态01&&QQSDRD110原态1保持01103、特性表SdRd01不允许1*1置1

清00Q保持Q*说明001011SD=1、RD=1时：触发器保持原有状态不变。第十页，共三十六页，2022年，8月28日特性表（功能表）初态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。第十一页，共三十六页，2022年，8月28日RDSDQQ置1置0置1置1置1保持不允许不确定输出电压波形举例第十二页，共三十六页，2022年，8月28日4.逻辑符号SD(SD)端叫做直接置位端；因此：二.动作特点

由于触发信号直接加在输出门的输入端，所以在输入信号的全部时间里，都能直接改变输出端

Q

和

Q

的状态。RD(RD)端叫做直接复位端。用D作脚标SRQSDRDQ与非门构成：或非门组成：SRQSDRDQ1触发有效，SD端是置1端，RD端是清0端，0触发有效，SD端是置1端，RD端是清0端，第十三页，共三十六页，2022年，8月28日5-3电平触发的触发器（同步RS触发器）G1、G2门构成基本RS

触发器，或时钟脉冲，简称时钟，用

CLK表示时间控制信号也称同步信号，或时钟信号，&&QQSDRD&&CLKRSG1G2G3G41.同步RS触发器的电路结构一、电路结构与工作原理在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。G3、G4门构成输入控制电路。第十四页，共三十六页，2022年，8月28日2.工作原理（1触发有效）

CLK=0时，G3、G4门封锁，触发信号不起作用。

CLK=1，在S

端触发时， Q=1

CLK=1，在

R

端触发时， Q=011111111000000CLK=1时，G3、G4门打开，触发信号可加到基本触发器上。&&QQ&&CLKRSG1G2G3G4&&QQ&&CLKRSG1G2G3G4SDSDRDRD第十五页，共三十六页，2022年，8月28日3.特性表(1触发有效)CLKRSQ*01110001101110QQXX1*15.逻辑符号不允许置1

清0保持说明保持4.注意1)图示同步RS触发器为1触发有效；2)表中*表示:若R、S

端同时触发，则当

R、S

端的触发信号同时消失时，电路的次态不定；3)输入端的约束条件为

RS=0。1S1RQSRQC1CLK第十六页，共三十六页，2022年，8月28日动作特点：在CLK=1的全部时间里，R、S端信号的变化都将引起触发器输出状态的变化。12SRQCLK二.动作特点缺点：抗干扰能力差。异步置位端异步复位端R1S1RQSQC1CLKRDSD触发器在CLK控制下正常工作时应使SD、RD

处于高电平。干扰信号跳变第十七页，共三十六页，2022年，8月28日三、输出电压波形举例不变不变不变不变不变不变置1置0置1置0不变第十八页，共三十六页，2022年，8月28日例1：已知由与非门构成的电平触发的SR触发器的时钟信号和输入信号如图所示，试画出Q和Q端的波形，设触发器的初态为Q=0。

CLKtt

R0t

S0t

Q0t

Q0第十九页，共三十六页，2022年，8月28日逻辑符号1DQDQC1CLKD触发器

特性表CLKDQQ*0x000x111000101011011111第二十页，共三十六页，2022年，8月28日1.电路结构主触发器、从触发器均为电平触发的SR触发器，

5-4

脉冲触发的触发器一.主从SR触发器

但，它们的CLK信号相位相反。&&&&&&&&1G1G2G3G4G5G6G7G8CLKSR从触发器主触发器QmQmQQG5-G8门组成主触发器；G1-G4门组成从触发器。第二十一页，共三十六页，2022年，8月28日3.特性表CLKRSQ*X00011011XXQ10CLK

G7、G8

G3、G4

工作情况CLK=1时CLK=0时打开封锁封锁打开主触发器工作从触发器保持从触发器工作主触发器保持2、工作原理4.几点说明1)图示主从RS触发器1触发有效；2)表中*表示：若R、S端同时触发，则在CLK回到0后,输出状态不定；3)输入端的约束条件为RS=0。1*QQm的状态根据R、S端的触发情况改变Q

=Qm注意：在CLK的一个变化周期中，触发器输出状态只改变一次。第二十二页，共三十六页，2022年，8月28日5.逻辑符号输入端仍存在约束条件RS=0。在

CP=1期间，主触发器随R、S端状态的改变而多次改变，但在CLK下降沿到来时，从触发器最多只能改变一次。

6.动作特点1S1RC1SRCLKQQ存在问题：动作特点：第二十三页，共三十六页，2022年，8月28日例已知主从SR触发器的时钟信号和输入信号如图所示，试画出Q端的波形，设触发器的初态为Q=0。t

CLK0123456tS0tR0tQ0第二十四页，共三十六页，2022年，8月28日2.特性表二.主从JK触发器1.电路结构QCLKJKX00011011XX10特性归纳J=K=0时,Q*=QJ≠K时，Q*=JJ=K=1时，Q*=QJKQQQ*从触发器主触发器&&&&&&&&1G1G2G3G4G1G2G3G4CLKQmQmQQ第二十五页，共三十六页，2022年，8月28日4.逻辑符号&&C11J1KQQSDRDJ1J2CLKK1K2C11J1KQQSDRDJCLKKC11J1KQQJCLKK注意：图示主从JK触发器应该对应CLK下降沿确定Q端次态。第二十六页，共三十六页，2022年，8月28日例已知主从JK触发器的时钟信号和输入信号如图所示，试画出Q端的波形，设触发器的初态为Q=0。CLK第二十七页，共三十六页，2022年，8月28日CLK第二十八页，共三十六页，2022年，8月28日5.5

边沿触发的触发器

为了提高触发器的抗干扰能力，希望触发器的次态仅仅取决于CLK作用沿到达时刻，输入信号的状态。这样的触发器称为边沿触发器。本节重点介绍用两个电平触发的D触发器构成的边沿D

触发器。第二十九页，共三十六页，2022年，8月28日特性表逻辑符号无跳变XQ0011二.动作特点

触发器保存下来的状态是CLK作用沿到达时刻的输入状态。设初态Q=0特别注意：当D端信号和CLK作用沿同时跳变时，触发器存入的是D跳变前的状态。00例如：说明保持存数C11DQQDCLKtCLKtDtQCLKDQ*第三十页，共三十六页，2022年，8月28日例：已知边沿D触发器(上升沿触发）的时钟信号和输入信号如图所示，试画出Q端的波形，设触发器的初态为Q=0。CLK第三十一页，共三十六页，2022年，8月28日§5.6触发器的逻辑功能及其描述方法本节只讨论有时钟控制的触发器。1.

特性表一.SR触发器凡在时钟控制下，逻辑功能符合此特性表的触发器就叫做SR

触发器。RS001010011100101110111000不定111不定D触发器等。T触发器、JK触发器、SR触发器、有时钟控制的触发器，从功能不同分:Q*Q000第三十二页，共三十六页，2022年，8月28日2.特性方程3.状态转换图

它表明Q从Q

Q*所需要的输入条件。综上可知描述触发器的逻辑功能有三种方法：特性表、特性方程和状态转换图。01R=XS=0R=0S=1R=1S=0R=0S=X

RSQ01000111100111XX00状态转换图可从特性表中归纳，由特性表填卡诺图得特性方程：Q*=S+RQSR=0(约束条件）第三十三页，共三十六页，2022年，8月28日二.JK触发器凡在时钟控制下，逻辑功能符合此特性表的触发器，就叫做JK

触发器。1.

特性表3.状态转换图0J=0K=