实验利用状态机产生存储器读写时序

实验利用状态机产生存储器读写时序第1页/共13页实验4

利用状态机产生存储器读写时序

硬件描述语言及器件第2页/共13页2010-09~2010.11实验要求IDT7202芯片（FIFO）用于缓存数据采用递进型状态机生成IDT7202的读、写控制时序，实现数据缓存。时序要求：设有外部信号mode，控制读写模式设置，高为写模式，低为读模式。写：如果FIFO非满，则输出一个最小50ns的写脉冲。读：如果FIFO非空，则输出一个最小30ns的读脉冲，读到的数据从readq总线输出。要求采用40MHz晶振，使用异步复位方式设置初始状态。第3页/共13页2010-09~2010.11设计思路理解题意（在mode控制下，产生两个分支，第一个分支产生写脉冲，第二个分支产生读脉冲）封装（本例只考虑用到的引脚）

实体（根据引脚直接代入）框架（实体＋结构体）逻辑实现仿真第4页/共13页2010-09~2010.11设计思路定义一个状态机，复位期间置初始状态；在初始状态里，判断mode，分支到两个不同的状态，分别代表读过程和写过程的初始状态；40MHz的晶振频率，可以产生40MHz的时钟。每个时钟周期（即状态切换周期）25ns。最小50ns宽的写脉冲，要用两个状态切换周期；最小30ns宽的写脉冲，只能用两个状态切换周期，用50ns来替换。第5页/共13页2010-09~2010.11关键信号（从FIFO角度）FF：全满状态输出，低有效W：写控制输入信号，低有效D0～D8：数据输入总线EF：全空状态输出，低有效R：读控制输入信号，低有效Q0～Q8：数据读出总线第6页/共13页2010-09~2010.11IDT7202D0～D7FFWFPGACLK40MQ0～Q7REFRSTmodeREADQ第7页/共13页2010-09~2010.11封装（从FPGA的角度看）Mode、CLK40M、RST全局输入控制信号；D、W、FF写出时序组合（FF为输入，D、W为输出）；Q、R、EF读入时序组合（R为输出，Q、EF为输入）。READQ用来把读到的Q总线数据输出到别的地方。D0～D7WFPGACLK50MQ0～Q7RRSTmodeFFEFFPGAREADQ第8页/共13页2010-09~2010.11代码libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityfifowris port(rst,CLK40M,mode:instd_logic;ff,ef:instd_logic;w,r:outstd_logic;q:instd_logic_vector(8downto0);readq:outstd_logic_vector(8downto0);d:outstd_logic_vector(8downto0));endfifowr;第9页/共13页2010-09~2010.11代码Architecturewr_archoffifowrisTYPEstateis(st0,rd0,rd1,rd2,wr0,wr1,wr2);signalst:state;signalwdata:std_logic_vector(8downto0);BeginPROCESS(CLK40M)BEGIN IF(rst='0')THEN st<=st0;wdata<="000000000"; d<="000000000"; W<='1';R<='1'; ELSIF(CLK40M'EVENTANDCLK40M='1')THEN第10页/共13页2010-09~2010.11代码 CASEstIS WHENst0=>IFmode='1'andff='1'THENst<=wr0;ELSIFmode='0'andef='1'THENst<=rd0;ELSEst<=st0;ENDIF; WHENwr0=> wdata<=wdata+1;d<=wdata;W<='0';st<=wr1; WHENwr1=>st<=wr2; WHENwr2=>W<='1';st<=st0;第11页/共13页2010-09~2010.11代码 WHENrd0=>R<='0';st<=rd1; WHENrd1=>st<=rd2; WHENrd2=>readq<=q;R<='1';st<=st0; WHENothers