中规模集成电路

中规模集成电路第1页，共104页，2023年，2月20日，星期三第七章中规模通用集成电路及其应用

集成电路由SSI发展到MSI、LSI、VLSI，单块芯片功能不断增强。SSI集成基本器件（逻辑门、触发器）；MSI集成逻辑部件（译码器、寄存器）；LSI和VLSI集成数字子系统或整个数字系统（微处理器、单片机）。采用中、大规模集成电路组成数字系统具有如下特点：体积小、功耗低、可靠性高，易于设计、调试、维护！第2页，共104页，2023年，2月20日，星期三7.1常用中规模组合逻辑电路常用器件：二进制并行加法器、译码器、编码器、多路选择器和多路分配器。7.1.1二进制并行加法器二进制并行加法器：一种能并行产生两个n位二进制数“算术和”的逻辑部件。按其进位方式不同分为：串行进位二进制并行加法器和超前进位二进制并行加法器。

第3页，共104页，2023年，2月20日，星期三7.1.1二进制并行加法器（一）加法器的功能与分类功能：实现N位二进制数相加按实现方法分类：串行进位加法器、超前进位加法器（1）串行进位加法器如图：用全加器实现4位二进制数相加。低位全加器进位输出高位全加器进位输入注意：CI0=0第4页，共104页，2023年，2月20日，星期三（2）超前进位加法器进位位直接由加数、被加数和最低位进位位CI0形成。第5页，共104页，2023年，2月20日，星期三（二）加法器的应用例6：试用四位加法器实现8421BCD码至余3BCD码的转换。加法器的逻辑符号N位加法运算、代码转换、减法器、十进制加法解：余3码比8421码多3，因此：A3-A0：8421码加数被加数和低位进位进位B3-B0：0011（3）CI0：0第6页，共104页，2023年，2月20日，星期三7.1.2译码器和编码器（特定含义：规则、顺序）二进制代码某种代码译码编码译码器编码器第7页，共104页，2023年，2月20日，星期三一、译码器（一）二进制译码器二进制译码器输入输出满足：m=2n译码输入译码输出

a1a0y0y1y2y30010000101001000101100012位二进制译码器如：2—4译码器

3—8译码器

4—16译码器译码输入译码输出

a1a0y0y1y2y30001110110111011011111102位二进制译码器（二）十进制译码器又称：二—十进制译码器或：4—10译码器译码输入：n位二进制代码译码输出m位：一位为1，其余为0或一位为0，其余为1第8页，共104页，2023年，2月20日，星期三译码输入，二进制编码0-7依次对应8个输出3—8译码器74LS138八个输出端，低电平有效。译码状态下，相应输出端为０禁止译码状态下，输出均为１～S1、使能输入,与逻辑。EN=1（

EN=0，禁止译码，输出均为１)，译码A0

～A2第9页，共104页，2023年，2月20日，星期三使能端的两个作用：（1）消除译码器输出尖峰干扰EN端的正电平的出现在A0-A2稳定之后EN端正电平的撤除在A0-A2再次改变之前

（2）逻辑功能扩展例：用3—8译码器构成4—16译码器避免A0-A2在变化过程中引起输出端产生瞬时负脉冲第10页，共104页，2023年，2月20日，星期三例：用3—8译码器构成4—16译码器X0-X3：译码输入E：译码控制E=0，译码

E=1，禁止译码X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111

译码输入001000000-111

译码输入101001第11页，共104页，2023年，2月20日，星期三例12：试用CT74LS138和与非门构成一位全加器。解:全加器的最小项表达式应为（三）译码器的应用Si=Ci+1=第12页，共104页，2023年，2月20日，星期三第13页，共104页，2023年，2月20日，星期三（三）数字显示译码器（1）七段数码管（2）七段显示译码器共阴极共阳极：高电平亮：低电平亮每一段由一个发光二极管组成输入：二—十进制代码输出：译码结果，可驱动相应的七段数码管显示出正确的数字第14页，共104页，2023年，2月20日，星期三七段译码器CT7447D、C、B、A：BCD码输入信号a～g：译码输出，低电平有效（１）熄灭信号输入。低电平时，输出a～g均为高电平（全灭）；（２）灭零输出信号。=0时，=0：试灯信号输入。当=1（无效）时，=0且不论D～A状态如何，a～g七段全亮。熄灭信号输入/灭零输出信号：灭零输入信号（不显示０，其它数码正常显示）。=0（=１）时，不显示数码0。第15页，共104页，2023年，2月20日，星期三二、编码器优先编码功能：输入m位代码输出n位二进制代码

m≤2n优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出（一）二进制编码器将输入信号编成二进制代码的电路如图：三位二进制编码器（8线—3线编码器）。任何时刻只允许一个输入端有信号输入第16页，共104页，2023年，2月20日，星期三8线—3线优先编码器CT74LS148编码输出编码输入使能输入使能输出扩展输出第17页，共104页，2023年，2月20日，星期三～：输入，低电平有效。优先级别依次为～～：编码输出端：使能输入端；＝０时，编码，＝１时，禁止编码。：使能输出端，编码状态下（=0），若无输入信号，=0：扩展输出端，编码状态下（=0），若有输入信号，=0管脚定义：第18页，共104页，2023年，2月20日，星期三（二）编码器的应用（3）第一片工作时,编码器输出：0000-0111第二片工作时,编码器输出:1000-1111解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片高位低位（2）实现优先编码：高位选通输出与低位控制端连接例14：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。第19页，共104页，2023年，2月20日，星期三7.1.3数据选择器和数据分配器在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道去。数据选择器数据分配器多输入一输出选择一输入多输出分配第20页，共104页，2023年，2月20日，星期三发送端，并—串接收端，串—并第21页，共104页，2023年，2月20日，星期三一、数据选择器（一）分类：二选一、四选一、八选一、十六选一双四选一数据选择器CT74LS153使能端输出端数据输入公用控制输入第22页，共104页，2023年，2月20日，星期三双四选一数据选择器CT74LS153简易符号第23页，共104页，2023年，2月20日，星期三八中选一数据选择器CT74LS151八选一需三位地址码第24页，共104页，2023年，2月20日，星期三（二）数据选择器的应用例：试用最少数量的四选一选择器扩展成八选一选择器。解：（1）用一片双四选一数据选择器，实现八个输入端（2）用使能端形成高位地址，实现三位地址，控制八个输入。第25页，共104页，2023年，2月20日，星期三例：试用四选一数据选择器构成十六选一的选择器第二级，控制选择第一级中的一组第一级，分为四组第26页，共104页，2023年，2月20日，星期三二、数据分配器（一）数据分配器的功能分配器与选择器的功能相反当F=1时它即为普通的译码器。一输入多输出逻辑符号第27页，共104页，2023年，2月20日，星期三（二）数据分配器的应用例：利用数据选择器和分配器实现信息的“并行—串行—并行”传送。由译码器连成的数据分配器0000110译码禁止译码01第28页，共104页，2023年，2月20日，星期三计数器的分类按进位方式，分为同步和异步计数器按进位制，分为模二、模十和任意模计数器按逻辑功能，分为加法、减法和可逆计数器按集成度，分为小规模与中规模集成计数器7.2常用中规模时序逻辑电路第29页，共104页，2023年，2月20日，星期三一、四位二进制同步计数器CT74161

四个主从J-K触发器构成DA:高位低位CP:时钟输入，上升沿有效R:

异步清零，低电平有效LD:

同步预置，低电平有效QD

QA:高位低位P、T：使能端，多片级联1、逻辑符号第30页，共104页，2023年，2月20日，星期三输入 输出CP R LD P(S1) T(S2) ABCD QAQBQCQDФ 0 Ф Ф Ф ФФФФ 0000↑ 1 0 Ф Ф ABCD

ABCDФ 1 1 0 Ф ФФФФ 保持Ф 1 1 Ф 0 ФФФФ 保持↑

1 1 1 1 ФФФФ 计数CT74161功能表第31页，共104页，2023年，2月20日，星期三(1).异步清除：当R=0，输出“0000”状态。与CP无关(2).同步预置：当R=1，LD=0，在CP上升沿时，输出端即反映输入数据的状态(3).保持：当R=LD=1时，各触发器均处于保持状态(4).计数：当LD=R=P=T=1时，按自然二进制计数。若初态为0000,15个CP后，输出为“1111”，进位QCC=TQAQBQCQD=1；第16个CP作用后，输出恢复到初始的0000状态，QCC=0

2、功能一、四位二进制同步计数器CT74161

第32页，共104页，2023年，2月20日，星期三CT74161功能表输入 输出CP R LD P(S1) T(S2) ABCD QAQBQCQDФ 0 Ф Ф Ф ФФФФ 0000↑ 1 0 Ф Ф ABCD

ABCDФ 1 1 0 Ф ФФФФ 保持Ф 1 1 Ф 0 ФФФФ 保持↑

1 1 1 1 ФФФФ 计数↑CT74163功能表二、四位二进制同步计数器CT74163第33页，共104页，2023年，2月20日，星期三二、四位二进制同步计数器CT74163——采用同步清零方式。

当R=0时，只有当CP

的上升沿来到时,输出QDQCQBQA才被全部清零1、外引线排列和CT74161相同2、置数，计数，保持等功能与CT74161相同3、清零功能与CT74161不同第34页，共104页，2023年，2月20日，星期三比较四位二进制同步计数器CT74163异步清零同步预置保持计数CT74161同步清零同步预置保持计数第35页，共104页，2023年，2月20日，星期三CT74161/CT74163功能扩展

——

连接成任意模M的计数器1、同步预置法2、反馈清零法3、多次预置法第36页，共104页，2023年，2月20日，星期三态序表

计数输出NQDQCQBQA0 0110101112100031001410105101161100711018111091111例1:设计M=10计数器1.同步预置法方法一:采用后十种状态0110QCC=101100第37页，共104页，2023年，2月20日，星期三态序表

计数输出NQDQCQBQA0 0000100012001030011401005010160110701118100091001例1:设计M=10计数器方法二:采用前十种状态00001001000001.同步预置法仿真第38页，共104页，2023年，2月20日，星期三例2:同步预置法设计M=24计数器00011000010000000（24）10=（11000）2需两片初态为：00000001终态：00011000第39页，共104页，2023年，2月20日，星期三CT74161/CT74163功能扩展

——

连接成任意模M的计数器1、同步预置法2、反馈清零法3、多次预置法第40页，共104页，2023年，2月20日，星期三态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100

采用CT741612.反馈清零法例1:分析图示电路的功能0000011第41页，共104页，2023年，2月20日，星期三态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001采用CT74161例2:组成模9计数器2.反馈清零法00000第42页，共104页，2023年，2月20日，星期三例2:M=13计数器态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100 采用CT74163000002.反馈清零法仿真第43页，共104页，2023年，2月20日，星期三CT74161/CT74163功能扩展

——

连接成任意模M的计数器1、同步预置法2、反馈清零法3、多次预置法第44页，共104页，2023年，2月20日，星期三M=10计数器态序表

NQDQCQBQA0 00003.多次预置法例1:分析电路功能20101301104011151000711018111091111

1010061100第45页，共104页，2023年，2月20日，星期三三、四位二进制可逆计数器CT74193输入 输出 CPUCPDR LDABCD QA QBQCQD

φφ1

φφφφφ0 0 0 0

φφ00

A

BCD

A B C D

↑101φφφφ

加 法 计 数

1↑01φφφφ

减 法 计 数

1101

φφφφ

保 持

CT74193功能表

第46页，共104页，2023年，2月20日，星期三三、四位二进制可逆计数器CT74193DA:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD

QA:高位低位（一）、逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0第47页，共104页，2023年，2月20日，星期三

——

连接成任意模M的计数器1、接成M<16的计数器2、接成M>16的计数器（二）、CT74193功能扩展三、四位二进制可逆计数器CT74193第48页，共104页，2023年，2月20日，星期三态序表

NQDQCQBQA0 0110101112100031001410105101161100711018111091111 例1：用CT74193设计M=9计数器方法一:采用异步预置、加法计数1、接成M<16的计数器QCC=001100110第49页，共104页，2023年，2月20日，星期三方法二:采用异步预置、减法计数态序表N QDQCQBQA

0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

QCB=010011001例1：用CT74193设计M=9计数器1、接成M<16的计数器第50页，共104页，2023年，2月20日，星期三

——

连接成任意模M的计数器1、接成M<16的计数器2、接成M>16的计数器（二）、CT74193功能扩展三、四位二进制可逆计数器CT74193第51页，共104页，2023年，2月20日，星期三例1:用CT74193设计M=147计数器方法一:采用异步清零、加法计数M=(147)10

=(10010011)2需要两片CT741932、接成M>16的计数器1001110000000000第52页，共104页，2023年，2月20日，星期三方法二:采用减法计数

异步预置

利用QCB端M=(147)10

=(10010011)21001110011001001例1:用CT74193设计M=147计数器2、接成M>16的计数器第53页，共104页，2023年，2月20日，星期三输入 输出

CPR0（1）R0（2）Sg（1）Sg（2）

QA QBQCQD

Φ

1 1 0 Φ 0 000 1 1Φ0 0 000

ΦΦ

1 1 1 001

↓

Φ 0 Φ0 计数

0

Φ 0Φ

0

Φ

Φ 0

Φ 0 0Φ

四、异步计数器CT74290第54页，共104页，2023年，2月20日，星期三四、异步计数器CT74290(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器CPB入QD

QB出CPA、CPB:时钟输入端R01、R02:直接清零端Sg1、Sg2:置9端QD

QA:高位低位（一）、逻辑符号第55页，共104页，2023年，2月20日，星期三1.直接清零：当R01=R02=1，Sg1、Sg2有低电平时，

输出“0000”状态。与CP无关2.置9：当Sg1=

Sg2=1

时，

输出1001

状态3.计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数（二）、功能四、异步计数器CT74290在外部将QA和CPB连接构成8421BCD码计数

CPA入QD

QA出在外部将QD和CPA连接构成5421BCD码计数

CPB入QA

QDQCQB出第56页，共104页，2023年，2月20日，星期三例1：采用CT74290设计M=6计数器方法一：利用R端M=6态序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 0110

01100000第57页，共104页，2023年，2月20日，星期三例2：采用CT74290设计M=7计数器M=7态序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 01107 1001方法二：利用S端10010110第58页，共104页，2023年，2月20日，星期三例3：用CT74290设计M=10计数器M=10态序表

N QAQDQCQB

0 00001 00012 00103 00114 01005 10006 10017 10108 10119 1100要求：采用5421码计数第59页，共104页，2023年，2月20日，星期三例4：用CT74290设计M=88计数器方法三：采用两片CT74290级联01第60页，共104页，2023年，2月20日，星期三移位寄存器五、寄存器单向移位寄存器双向移位寄存器第61页，共104页，2023年，2月20日，星期三（一）、中规模寄存器CT74175四个D触发器构成

2.功能:CT74175真值表输入输出RCPD Q

０φ

φ 01１↑１ 10１↑０01１０φ Q0

1.逻辑符号第62页，共104页，2023年，2月20日，星期三移位寄存器假设4是低位寄存器，1是高位寄存器由D触发器的特性方程可知：在CP脉冲的作用下，低位触发器的状态送给高位，做高位的次态输出左移寄存器第63页，共104页，2023年，2月20日，星期三欲存入数码1011，1011采用串行输入，只有一个数据输入端？解决的办法：在CP脉冲的作用下，依次送入数码左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于该电路为一左移寄存器，数码输入顺序为：1011第64页，共104页，2023年，2月20日，星期三CPQ4Q3Q2Q1欲存入数码1011即D1D2D3D4=101111(D1)×××20(D2)1(D1)××31(D3)0(D2)1(D1)×41(D4)1(D3)0(D2)1(D1)1011第65页，共104页，2023年，2月20日，星期三CT74195功能表输入输出Q0

Q1

Q2

Q3

3Q

1↑

0

d0……

d3

φ

φ

00001

d0

d1

d2

d33d

1

01φ

φ

φ

φ

Q00

Q10Q20Q3030Q

1↑

1φ

φ

01

Q0nQ0n

Q1nQ2n

n2Q

1↑

1φ

φ

00

0Q0n

Q1nQ2n

n2Q

1↑

1φ

φ

11

1Q0n

Q1nQ2n

n2Q

0

φ

φ

φ

φ

φ

φ

……

3RCPLDSH

D0D

JK

1↑

1φ

φ

10

n0Q

Q0n

Q1nQ2n

n2Q（二）、四位单向移位寄存器CT74195第66页，共104页，2023年，2月20日，星期三1.清零：R=0时，输出为“0000”2送数：R=1，SH/LD=0时，当CP

时，执行并行送数3右移：R=1，SH/LD=1时，CP

时，执行右移：

Q0由JK决定,Q0Q1，Q1Q2，Q2Q3（二）功能（一）逻辑符号（二）、四位单向移位寄存器CT74195第67页，共104页，2023年，2月20日，星期三输入输出Ｑ０Ｑ1Ｑ2Ｑ3０

φ

φ

φ

φ

φ

φ

φ１０

φ

φ

φ

φ

φ

φ１↑

φ

d0……

d3

１

１

φ０

０

０

０保持d0

d1

d2

d3１

Q

Q

Q１↑

１

φ

φ

０

１

φ

0n1n

2n１↑

０

φ

φ

０

１

φ

0

Q0n

Q1n

Q2nQ

Q

Q

１↑

φ

φ

φ

１

０

１1n

2n3n

１１↑

φ

φ

φ

１

０

０QQ

Q1n

2n

3n

0

R

CP

DSR

D0……D3

MB

MA

DSL１φ

φ

φ

φ

０

０

φ保

持(三)、四位双向移位寄存器CT74194CT74194功能表注：0--最高位…...3--最低位第68页，共104页，2023年，2月20日，星期三1.当R=0

时，异步清零2.当MA＝MB＝１时，并行送数3.当MA＝MB＝０时，保持4.当MA=1，MB=0时，右移且数据从DSR端串行输入5.当MA=0

、MB=1时，左移且数据从DSL

端串行输入（二）功能（一）逻辑符号(三)、四位双向移位寄存器CT74194第69页，共104页，2023年，2月20日，星期三四、寄存器的应用（二）、环形计数器（一）、数据转换（三）、扭环形计数器（四）、分频器第70页，共104页，2023年，2月20日，星期三（一）、七位串行并行转换串行并行并行串行第71页，共104页，2023年，2月20日，星期三四、寄存器的应用（二）、环形计数器（一）、数据转换（三）、扭环形计数器（四）、分频器第72页，共104页，2023年，2月20日，星期三例1：用CT1195构成M=4的环形计数器

态序表

Ｑ０Ｑ１Ｑ２Ｑ３１

０

０

００

１

０

００

０

１

００

０

０

１

注意：1电路除了有效计数循环外，还有五个无效循环2不能自启动3工作时首先在SH/LD加启动信号进行预置环形计数器第73页，共104页，2023年，2月20日，星期三环形计数器设计1、连接方法：——将移位寄存器的最后一级输出Q反馈到第一级的Ｊ、K输入端2、判断触发器个数：——计数器的模为Ｍ＝ｎ(n为移位寄存器的位数)第74页，共104页，2023年，2月20日，星期三四、寄存器的应用（二）、环形计数器（一）、数据转换（三）、扭环形计数器（四）、分频器第75页，共104页，2023年，2月20日，星期三注意：1电路除了有效计数循环外，还有一个无效循环2不能自启动3工作时首先在R加启动信号进行清零态序表

Q0Q1Q2Q300001000110011101111011100110001例1：M=8的扭环形计数器第76页，共104页，2023年，2月20日，星期三扭环形计数器设计1、连接方法：——将移位寄存器的最后一级输出Q经反相器后反馈到第一级的Ｊ、K输入端2、判断触发器个数：——计数器的模为Ｍ＝2n(n为移位寄存器的位数)第77页，共104页，2023年，2月20日，星期三7.3常用中规模信号发生与变形电路结构：结合模拟电路和数字逻辑电路于一体的中规模集成电路。应用：多谐振荡器、施密特触发器、单稳态触发器。7.3.1集成定时器555及其应用第78页，共104页，2023年，2月20日，星期三1、5G555电路结构与逻辑功能组成：电阻分压器、电压比较器、基本Ｒ－Ｓ触发器、放电三极管和输出缓冲器。电路结构和管脚排列如下图。第79页，共104页，2023年，2月20日，星期三①电阻分压器由3个阻值均为5k欧的电阻串联构成分压器，为电压比较器cl和c2提供参考电压。当外加控制电压Vco时，比较器的参考电压将发生变化，相应电路的阈值、触发电平也将随之改变，并进而影响电路的定时参数。为了防止干扰，当不外加控制电压时，co端一般通过一个小电容(如0.01uF)接地，以旁路高频干扰。第80页，共104页，2023年，2月20日，星期三②电压比较器电压比较器c1和c2是两个结构完全相同的理想运算放大器。当v+＞v-，输出高电平1信号；当v+＜v-，输出低电平0信号。C1的v+接VR1，v-接阈值输入TH，输出R的状态取决于VTH和VR1的比较结果。当VTH＜VR1，R为1；当VTH＞VR1，R为0。C2的v+接V/TR，v-接参考电压VR2，输出S的状态取决于V/TR和VR2的比较结果。当V/TR

＜VR2

，S为0；当V/TR

＞VR2

，S为1。第81页，共104页，2023年，2月20日，星期三③基本R-S触发器与非门G1、G2构成低电平触发基本R-S触发器，触发器输出Q为电路输出OUT的状态。触发器的/Q端控制放电三极管的导通与截止，当外部复位信号/RD为0时，可使输出VO为0，定时器输出直接复位。④放电三极管TD连接上拉电阻接至电源构成反相器：当Q为0，T导通，D为0；当Q为1，T截止，D为1；⑤输出缓冲器提高负载能力，并隔离负载对定时器的影响。第82页，共104页，2023年，2月20日，星期三(2)电路功能5G555的功能表如下表所示：输入比较器输出输出VTHV/TR/RDR（C1）S（C2）OUT放电三极管Tdd0dd0导通<VR1<VR21101截止<VR1>VR2111不变不变>VR1>VR21010导通当CO不接控制电压时，5G555的功能表如下表输入比较器输出输出VTHV/TR/RDR（C1）S（C2）OUT放电三极管Tdd0dd0导通<2/3VCC<1/3VCC1101截止<2/3VCC>1/3VCC111不变不变>2/3VCC>1/3VCC1010导通第83页，共104页，2023年，2月20日，星期三2、5G555的应用(1)用5G555构成多谐振荡器多谐振荡器（矩形波发生器）：两个暂稳态，电路一旦起振既在两个暂稳态之间交替变化，输出矩形波。电路和波形图如图所示：电路构成:5G555、电阻R1和R2、C；D端经R1接至电源构成反相器；R2和C构成积分电路。

电路工作原理：

第一个暂稳态——接通电源瞬间，Vc不能突变，VTH<2/3Vcc,V/TR<1/3Vcc,OUT状态为1，/Q为0，T截止，电源经R1、R2对C进行充电，Vc逐渐增加；

第二个暂稳态——Vc充电至2/3Vcc，此时OUT为0，/Q为1，T导通，电容经R2和T放电，Vc逐渐下降；

振荡——Vc下降至1/3Vcc时，OUT由0变回1，T截止，电源经R1、R2对C进行充电，电路返回第一个暂稳态。多谐振荡器第84页，共104页，2023年，2月20日，星期三用5G555构成多谐振荡器输出脉冲信号参数计算:

充电时常数

放电时常数

矩形波振荡周期

矩形波振荡频率

矩形波的占空比思考：如何构成占空比可调的多谐振荡器？第85页，共104页，2023年，2月20日，星期三占空比可调的多谐振荡器电路改进如右图所示：充电时常数

放电时常数

占空比为调节Rw即可调节占空比。(2)用5G555构成施密特触发器特殊的双稳态时序电路。特性：

①施密特触发器属于电平触发，对于缓慢变化的信号同样适用；②对于正向和负向增长的输入情号，电路有不同的阈值电平。（回差特性或滞后特性）第86页，共104页，2023年，2月20日，星期三(2)用5G555构成施密特触发器施密特触发器逻辑符号电压传输特性正向阈值电平（上限触发电平）：V1上升时的阈值电压VT+

负向阈值电平（下限触发电平）：V1下降时的阈值电压VT-

电路工作原理：

当VI从0开始逐渐升高时，若VI＜1/3Vcc，则VTH＝V/TR＜1/3Vcc，电路输出为高电乎，若VI处于1/3Vcc＜VI＜2/3Vcc，则VTH＜2/3Vcc，而V/TR＞1/3Vcc，电路输出保持高电平不变，若VI上升到VI≥2/3Vcc时，则VTH

＝V/TR＞2/3Vcc，电路输出为低。可见电路正向阈值电压为2/3Vcc。传输特性a-b-c-d.施密特触发器电路第87页，共104页，2023年，2月20日，星期三电路工作原理：

当VI从高于2/3Vcc开始逐渐下降时，若VI处于1/3Vcc＜VI＜2/3Vcc

时，VTH＜2/3Vcc

，V/TR＞1/3Vcc

，电路输出保持低电平不变，当VI下降到VI≤1/3Vcc，则VTH＝V/TR≤1/3Vcc，电路输出为高电平，可见电路的负向阈值电压1/3Vcc。传输特性d-c-e-f。

该电路的回差特性：典型应用：波形变换、脉冲整形、幅值鉴别。

波形变换--施密特触发器能将正弦波、三角波或任意形状的模拟信号波形变换成矩形波。波形变换施密特触发器电路施密特触发器传输特性第88页，共104页，2023年，2月20日，星期三脉冲整形--经传输后的矩形脉冲往往由于干扰及传输线路的分布电容等因素而

使信号发生畸变，出现前、后沿变坏或信号电平波形上叠加脉动干扰波等现象。用施密特触发器，选择适当的回差电压，即可对输入信号整形后输出。幅值鉴别--施密特触发器能在一系列幅值各异的脉冲信号中鉴别出幅值大于

VT+的脉冲，并产生对应的输出信号。脉冲整形幅值鉴别第89页，共104页，2023年，2月20日，星期三(3)用5G555构成单稳态触发器单稳态触发器---电路只有一个稳态,在外来触发脉冲作用下,电路由稳态翻转到暂稳态,维持一段时间后,自动回到稳态.暂稳态维持时间长短取决于电路自身参数.工作原理:稳态-暂稳态-稳态.

稳态--当末加触发脉冲时，Vi保持高，V/TR﹥1/3Vcc,设刚接通电源时输出为高，T截止，电源经R和C充电。开始时Vc很小，即VTH＜2/3Vcc。输出维持高电平，当Vc逐渐上升到大于2/3Vcc时，使输出Vo变为低电平。这时放电三极管T导通，电容c通过T迅速放电，Vc下降，直至Vc＝0。由于此时VTH＜2/3Vcc，V/TR﹥1/3Vcc，所以输出保持低电平不变，即输出稳定在0状态，可见，稳态时Vo＝0，T导通。单稳态触发器电路单稳态触发器电路时序图第90页，共104页，2023年，2月20日，星期三(3)用5G555构成单稳态触发器稳态--当从VI输入一个触发脉冲时，VI从1到o的跳变，使V/TR＜1/3Vcc，此时VTH仍为低(＜2/3Vcc)t故输出Vo由0变为1，电路进入暂稳恋：Vo＝1，T管截止，电源经R向c充电。

在暂稳态期间，Vi端的触发脉冲撇消，使Vi变为1，即V/TR＞1/3Vcc，且随着电源

对C的充电，Vc按指数规律上升，待Vc上升到大于2/3Vcc时，Vo由1变为o．暂稳态

结束。此时T导通，电容c迅速放电直至Vc=0，电路自动返回到稳态。

脉宽的计算与调整：

脉宽tW:

脉宽调整：调节R、C的参数即可。

单稳态触发器在数字系统中的应用：脉冲整形、定时和延迟等单稳态触发器电路单稳态触发器电路时序图第91页，共104页，2023年，2月20日，星期三7.3.2集成D/A转换器数/模转换器(D/A):把数字信号转换成模拟信号的器件.模/数转换器(A/D):把模拟信号转换成数字信号的器件.第92页，共104页，2023年，2月20日，星期三1.D/A转换的基本原理(1)转换原理①D/A转换的基本思想:

把数字量的每一位代码按其权的大小转换成相应的模拟量,并把代表各数字量的模拟量相加,便可得到与数字量对应的模拟量.

②主要组成部分:

数字寄存器,模拟电子开关,解码网络,求和电路,基准电压源.(2)转换特性转换特性:D/A转换器输入数字量和模拟量之间的对应关系.D:数字量;A:模拟量;K:比例系数.第93页，共104页，2023年，2月20日，星期三1.D/A转换的基本原理如右图:设输出模拟量的满刻度值为Am,则当数字量为0001，即只有最低有效位(LSB)为1，其余各位为0时，电路输出最小模拟量

推广到一般情况，n位输入的D／A转换器所能转换输出的最小模拟量第94页，共104页，2023年，2月20日，星期三①分别从虚线A、B、C、D处向右看的二端网络等效电阻都是R。②不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变。倒T型电阻网络D/A转换器

第95页，共104页，2023年，2月20日，星期三2.D/A转换器的类型和参数(1)D/A转换器的类型(参见教材P267）(2)主要参数(参见教材P267-268）3.典型芯片(1)引脚功能第96页，共104页，2023年，2月20日，星期三(2)电路结构与工作方式组成