ahdl语言是altera公司开发的高效

AHDL语言整理课件WhatisAHDLAltera

HardwareDescriptionLanguageAHDL语言是ALTERA公司开发的高效、易学的硬件描述语言，在Max+plusⅡ软件中使用，它比VHDL语言更有效SUBDESIGNExample(A,B,C,D:INPUT;Ena:OUTPUT;)BEGINEna=A&B&C&!DEND;整理课件分设计段变量段一个AHDL逻辑设计至少必须包含一个分设计段(SubdesignSection)和一个逻辑设计段(LogicSection),其它段和语句是可选择的，AHDL的设计文件是用Max+PlusⅡ软件的文本编辑器编写的源程序(*.tdf)逻辑段AHDL一般语言结构整理课件AHDL应用举例前面路灯的例子对应AHDL语言整理课件逻辑段－布尔方程逻辑段中布尔方程用于表达节点之间的逻辑关系，该关系必须遵从逻辑规则。表达式的左边可以是一个字符变量、端口和组，右边是布尔方程表达式。a[]=((c[]&-B"001101")+e[6..1])#(p,q,r,s,t,v);整理课件逻辑段－布尔控制方程

该控制方程用于建立状态机的时钟、复位和时钟使能信号。该控制方程的格式为<状态机名>.<端口名>，所以该例中状态机名是ss,三个端口：时钟、复位和使能。ss.clk=clk1;ss.reset=a&b;ss.ena=clk1ena;整理课件逻辑段－CASE语句

CASEf[].qIS WHENH"00"=> addr[]=0; s=a&b; WHENH"01"=> count[].d=count[].q+1; WHENH"02",H"03",H"04"=> f[3..0].d=addr[4..1]; WHENOTHERS=> f[].d=f[].q;ENDCASE;整理课件逻辑段－缺省叙述语句

BEGIN DEFAULTS a=VCC; ENDDEFAULTS; IFy&zTHEN a=GND; ENDIF;END;该语句指定真值表中变量的缺省值整理课件逻辑段－IFTHEN语句

IFa[]==b[]THEN c[8..1]=H"77"; addr[3..1]=f[3..1].q; f[].d=addr[]+1;ELSIFg3$g4THEN f[].d=addr[];ELSE d=VCC;ENDIF;整理课件逻辑段－FORGENERATE语句

CONSTANTNUM_OF_ADDERS=8;SUBDESIGN4gentst(a[NUM_OF_ADDERS..1],b[NUM_OF_ADDERS..1],cin:INPUT;c[NUM_OF_ADDERS..1],cout :OUTPUT;)VARIABLE carry_out[(NUM_OF_ADDERS+1)..1]:NODE;BEGIN carry_out[1]=cin;

FOR

iIN1TONUM_OF_ADDERSGENERATE c[i]=a[i]$b[i]$carry_out[i]; %FullAdder% carry_out[i+1]=a[i]&b[i]#carry_out[i]&(a[i]$b[i]);

ENDGENERATE; cout=carry_out[NUM_OF_ADDERS+1];END;整理课件逻辑段－真值表语句

TABLEa0,f[4..1].q=>f[4..1].d,control; 0, B"0000" => B"0001", 1; 0, B"0100" => B"0010", 0; 1, B"0XXX“ => B"0100", 0; X, B"1111" => B"0101", 1;ENDTABLE;该语句用于指定组合逻辑和状态机的输入和输出