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硬件描述语言试验

题目：

四位全加器

学院数学与计算机学院学科门类xxxxxxxxxx专业xxxxxxxxxx学号姓名x指导教师xxxx

20xx年x月xx日

1

1、试验目的：练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言行为描述的编写方法。

2、试验环境：PC个人计算机、WindowsXP操作系统、QuartusII集成开发环境软件。3、试验要求：设计一个四位加法器，其引脚及其功能如下表。

端口模式inB（输入）Ciout（输出）4、试验步骤：

(1)用RTL描述方式描述4位加法器

①RTL描述方式是一种明确规定寄放器描述的方法，它要求在描述时要么采用寄放器硬件的一一对应的直接描述，要么采用寄放器之间的功能描述。RTL描述方式可以进行规律综合，这是其他描述方式所不具备的特点。②编辑代码

这种描述方法详细描述了加法器的计算过程，即写出了每一位的计算和进位方法。模块内部（构造体说明部分）需要定义三个连接线，定义语句为：signalc0,c1,c2:std_logic代码如下：libraryieee;

useieee.std_logic_1164.all;entityadder4is

port(a,b:instd_logic_vector(3downto0);ci:instd_logic;

s:outstd_logic_vector(3downto0);co:outstd_logic);endentity;

architecturertlofadder4issignalc0,c1,c2:std_logic;

SCostd_logicstd_logic_vector(3downto0)std_logic低位进位和高位进位端口名Astd_logic_v

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