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本文格式为Word版，下载可任意编辑——EDA试验报告（包含多个试验）EDA试验报告

海南大学

EDA试验报告

学院：信息科学与技术学院专业班级：09理科试验班课程：EDA任课教师：刘文进姓名：钟智翔学号：20231613310087

1EDA试验报告

试验一MAX–plusII及开发系统使用

一、试验目的

1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、把握层次化设计的方法

3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要试验设备

PC机一台（中档以上配置），DXT-B3EDA试验系统一台。三、试验原理

数字系统设计系列试验是建立在数字电路基础上的一个更高层次的设计性试验。它是借助可编程规律器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。

4位全加器设计

一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。

图1.14位全加器电路原理图

1位全加器可以由两个半加器和一个或门构成，如图1.2所示。

图1.2全加器电路原理图

2EDA试验报告

1位半加器可以由与、或、非等基本门构成，如图1.3所示。

图1.3半加器电路原理图

根据试验原理中，采用层次法设计一个4位全加器。

四、试验步骤

1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

注意：编译之前必需将文件设为当前文件。

2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。

五、试验报告要求：

详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时状况；最终给出硬件测试的流程和结果。

1)半加器图

半加器仿真图

3EDA试验报告

2)全加器图

全加器仿真图

3)四位全加器

仿真图

4EDA试验报告

试验二十进制计数器

一、试验目的

学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

二、试验原理

图2.1含计数使能、异步复位和计数值并行预置

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