微波频率合成技术中

为大多数先进的微波系统采用各种跳频通讯设备雷达探测系统电子对抗系统测试仪器

…….直接数字频率合成技术——DDS第1页，共33页，2023年，2月20日，星期四

1971年，J.Tierney和C.M.Tader等人首先提出了DDS概念。随着DDS技术和VLSI的不断发展，DDS式频综的单片化在九十年代就已完成由于DDS芯片性能日趋完善，需求量激增，促成了许多DDS芯片生产厂家的出现：如美国的Sciteq、AnalogDevice、Qualcomm、StandfordTelecom、Harris及Synegy公司，法国的Omerga和Dassult公司等DDS技术发展现状第2页，共33页，2023年，2月20日，星期四相位累加器在A位频率控制字FCW的控制下，以参考时钟频率fc为采样率，产生待合成信号的数字线性相位序列，将其高P位作为地址码通过正弦查询表ROM变换，产生S位对应信号波形的数字序列s(n)，再由数模转换器DAC将其转化为阶梯模拟电压波形s(t)，最后由具有内插作用的低通滤波器LPF将其平滑为连续的正弦波形作为输出相位累加器-正弦查询表-数模转换器-低通滤波器DDS工作原理第3页，共33页，2023年，2月20日，星期四需要的输出频点DDS输出频谱第4页，共33页，2023年，2月20日，星期四瞬时相位(t)和时间t成对应的关系，DDS就是利用这样的对应关系来实现频率合成的控制就可以控制不同的频率输出，而由频率控制字FCW决定为一个采样间隔t之间的相位增量设合成信号为：S(t)=cos(t)，其中，(t)=2ftDDS工作原理分析第5页，共33页，2023年，2月20日，星期四数字相位轮盘——DigitalPhaseWheelA越大，相位增量越小，频率分辨率越高fc越大，取样时间增量越小，输出频率越高第6页，共33页，2023年，2月20日，星期四频率分辨率极高：由FCW=1可得分辨率Δf=fc/2A，A达到48位(AD9852)，使得分辨率极高(微Hz级)频率捷变很快：FCW的传输时间及以LPF为主的器件响应时间很短，使得高速DDS系统的频率切换时间可达ns级变频相位连续：FCW的改变实质是改变相位增长率，而相位本身保持不变，使得系统有良好的相参性易于控制、集成和实现功能扩展：改变ROM中存储的数据，可以实现任意波形输出杂波抑制差：DDS全数字结构带来了许多优点，但正是由于这种结构以及寻址ROM时采用相位截断、DAC位数有限决定了DDS杂波抑制差的主要缺点输出频率低：受器件速度(特别是DAC)的限制，使得工作时钟频率fc较低(AD9858:1GHz)输出相对带宽很宽：0～40%fc(Nyquist带宽限制了DDS的输出上限)DDS的特点第7页，共33页，2023年，2月20日，星期四DDS的Nyquist带宽例如：fc＝100MHz、fo＝22.8MHz时的输出频谱。只有在nfc±fo的地方产生了离散输出谱线，如果增大fo，那么一阶镜频fc-fo将会朝着基频的方向逐渐靠拢；当fo=0.5fc时，二者重合；如果再继续增大基频将会导致一阶镜频落在Nyquist带宽内，无法恢复所需的频率。一般将DDS的输出频率限制在0~0.4fc内，使一阶镜频尽量远离输出基频并且不要落在Nyquist通带内，这样可以降低输出滤波器的设计难度。第8页，共33页，2023年，2月20日，星期四

DDS不但可以用来在雷达领域实现多点或线性调频频率源，还可以用在数字调制方面实现FSK、QPSK、8PSK等的调制，在扩频通信方面实现CDMA/FH工作方式及任意规律的跳频模式等。如:

AD公司的AD9852、AD9854、AD9858可实现线性调频、正交输出及各种调制

还有以DDS为核心的QPSK调制器AD9853，数字上变频器AD9856和AD9857

并且AD公司的DDS芯片全都内置DAC，称为Complete-DDS。DDS技术的用途第9页，共33页，2023年，2月20日，星期四常见的DDS芯片实物AD9850fc=125MHzA=32bitsAD9852fc=300MHzA=48bitsf=1uHzAD9858fc=1GHzA=32bitsf=0.23Hz第10页，共33页，2023年，2月20日，星期四DDS器件设计工程师解决的问题提高DDS输出频率——提高时钟频率

AD9858时钟频率1GHz，输出上限频率400MHz降低输出杂散应用DDS器件的工程师需做的工作扩频——提高DDS输出频率和工作带宽抑制杂散DDS需要解决的问题第11页，共33页，2023年，2月20日，星期四DDS本身的工作频率上限较低，无法满足工程应用。因此常结合其它手段扩展频率，如，倍频、锁相、上变频等直接倍频：面临的最大问题是杂散的恶化（按20lgN）；在宽带倍频中（DDS的相对带宽很宽），还可能遇到其它次谐波落入工作带内，引起信号干扰结合锁相（PLL）：DDS仅提供PLL的参考信号，利用PPL的跟踪环路滤波作用可大大抑制近边带杂散，同时实现锁相倍频，但跳频过渡时间变长利用上变频：可将DDS的输出频率搬移到更高的微波频段。往往先将DDS的输出频率结合PLL倍频到微波频段后才行，否则，无法提取纯净的上倍频信号DDS面临的主要问题及应对措施第12页，共33页，2023年，2月20日，星期四工作频率：60±15MHz相噪：-124dBc/Hz@1kHz(在52.5MHz)杂散抑制：>60dBc频率捷变速度：<200nsAD9852DDS芯片应用实例第13页，共33页，2023年，2月20日，星期四实现DDS的高分辨率和PLL的高输出频率优势互补是目前微波频综的重要技术方案之一面临的问题主要是由于PLL的引入，将使频综的跳频时间建立过程加长，需仔细设计环路带宽DDS＋PLL技术实现扩频第14页，共33页，2023年，2月20日，星期四DDS采用AD9850芯片PLL采用Q3236芯片时钟频率：120MHz工作频率：516～580MHz跳频时间：<4ms杂散抑制：>60dBc相噪：<-105dBc/Hz@10kHzDDS＋PLL应用实例——DDS输出作为PLL的参考频率第15页，共33页，2023年，2月20日，星期四DDS提供一定带宽(DfD)的频率输出(fD)，由第一个上变频本振将频率抬高(

f1=fLO+fD)；再经过PLL本振(fPLL)将频率搬移到微波频段(fo=f1+

fPLL)。PLL本振源的频率可通过微机控制分频比，实现N个DfD步进频率点，因此，整个微波输出频率带宽为：Dfo=NDfD——实际带宽为N倍的DDS工作带宽DDS提供频率精调；PLL提供频率粗调DDS＋PLL技术的扩频方案缺点：PLL切换时，速度减慢第16页，共33页，2023年，2月20日，星期四DDS＋PLL技术的扩频实例方案：DDS差分输出＋多PLL＋开关切换＋差分调制以增加电路复杂性克服PLL切换速度慢的缺点第17页，共33页，2023年，2月20日，星期四差分调制器可以实现上变频差分调制器对中频信号与本振信号有抑制作用DDS＋PLL技术的扩频实例差分调制器特点和频分量差频分量第18页，共33页，2023年，2月20日，星期四混频锁相实现低相噪本振DDS＋PLL技术的扩频实例低相噪PLL技术第19页，共33页，2023年，2月20日，星期四DDS＋PLL技术的扩频实例低相噪PLL频谱与直接PLL对比理论值：-115dBc/Hz@10kHz（在20MHz鉴相频率）测试值：-128dBc/Hz@10kHz第20页，共33页，2023年，2月20日，星期四

DDS＋PLL技术的扩频实例低杂散DDS频谱杂散及相噪杂散：-80dBc相噪：-142dBc/Hz@10kHz第21页，共33页，2023年，2月20日，星期四

DDS＋PLL技术的扩频实例最终输出跳频频谱-126dBc/Hz@10kHz第22页，共33页，2023年，2月20日，星期四DS＋DDS＋PLL的微波频综方案工程设计实例第23页，共33页，2023年，2月20日，星期四输入参考频率：120MHz，-160dBc/Hz@10kHz四路输出频率：①11.677~11.741GHz，步进0.5MHz

②11.317~11.381GHz，步进0.5MHz③2.82GHz（点频）

④60MHz（点频）跳频时间：<5ms相位噪声：①和②

-110dBc/Hz@10kHz③和④-90dBc/Hz@10kHz杂散抑制度：-73dBc技术要求第24页，共33页，2023年，2月20日，星期四120MHz晶振的相噪为-160dBc/Hz@10kHz。理论上，晶振相噪折算到11GHz的相噪为-121dBc/Hz@10kHz，恶化20lg(11GHz/120MHz)＝39dB。有11dB的富裕量，晶振能满足系统要求实际上，由于PLL鉴相器（AD4106）的噪声基底一般在-219dBc/Hz，取鉴相频率为20MHz时，噪声恶化为10lg(20×106Hz)+20lg(11×109/20×106)=128dBc/Hz,对应的相噪基底则为-219＋128＝-91dBc/Hz，远远不能满足－110dBc/Hz@10kHz的技术要求结论：不能直接在11GHz上采用PLL方案！相噪分析第25页，共33页，2023年，2月20日，星期四低相噪的解决方案为了得到11GHz以上的两路输出，必须采用极低相噪的微波高频本振（点频）与具有64MHz带宽的微波低相噪低频信号进行上变频，微波低频信号相噪应达到-115dBc/Hz@10kHz。微波高频本振由晶振倍频实现（相噪理论值-122dBc/Hz@10kHz)第26页，共33页，2023年，2月20日，星期四如何实现低相噪的微波中频信号？结论：微波低频信号不能单独以PLL方案实现！由于微波低频需要64MHz带宽，步进频率0.5MHz,独立采用PLL技术，将会出现如下问题：0.5MHz的步进频率要求鉴相频率必等于0.5MHz，在2.141GHz附近的噪声恶化为10lg(0.5×106Hz)+20lg(2141×106/0.5×106)=130dBc/Hz，对应的相噪基底则为-219＋130＝-89dBc/Hz，达不到要求！第27页，共33页，2023年，2月20日，星期四DDS只能实现更低微波频率的低相噪信号，但是杂散大，尤其是宽带工作（约为-50～-70dBc）。尽管窄带工作的杂散可以大大降低（约为－70～－80dBc），但必须倍频提升工作频率和带宽，原有的杂散将按20lgN恶化，远远达不到要求！结论：微波低频信号不能单独以DDS+倍频方案实现！如果采用DDS？如何实现低相噪的微波中频信号？第28页，共33页，2023年，2月20日，星期四由DDS实现更低微波频率的窄带低相噪信号，利用PLL锁相倍频特性获得64MHz带宽的跳频信号采用DDS＋PLL＋上变频提升频率和展宽带宽